半导体存储器制造技术

提供可降低写入时驱动位线的消耗功率和高速写入的静态随机存取存储器。在存储单元中写入“０”时，通过使ＰＣ为高电平之后将位线浮置，把对应的电源开关截止后浮置虚拟ＧＮＤ线，导通对应的补偿晶体管，使位线与虚拟ＧＮＤ线电连接。将虚拟ＧＮＤ线的电位上升至由位线与虚拟ＧＮＤ线的电容量比决定的电位后，存储单元降低数据保存能力，字线上升时存储单元内的闩锁迅速地反转，使写入动作高速地结束。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术特别涉及配有将多个存储单元的地线与位线并行排列的静态随机存取存储器的半导体存储器。图5是表示以往使用的静态随机存取存储器(SRAM)的电路图。如图5所示，SRAM有多个存储单元100、101、…、110、111、…。存储单元100、101、…、110、111、…被排列成矩阵状。将存储单元的接地(GND)接线端接地。在位线D0、D0、D1、D1、上，分别连接预充电晶体管10L、10R、11L、11R、…。位线D0、D0、D1、D1、…分别通过列选择开关120L、120R、121L、121R、…连接共用位线CD、CD。在共用位线CD、CD上，连接写入驱动器130。下面，用图5说明现有的SRAM写入动作。在初始状态时，位线D0、D0、D1、D1、…利用预充电晶体管10L、10R、11L、11R、…被预充电至电源电位Vdd。例如，在对存储单元100写入“0”动作时，首先使预充电晶体管10L、10R、11L、11R、…截止，对应的列选择开关120L、120R导通。由此，按照写入数据D1的值，写入驱动器130的输出通过共用位线对CD、CD到达位线D0、D0。其中，由于D1=0，所以位线D0的电位下降至接地电位Vss，位线D0的电位为原来的初始值Vdd。因此，如果字线WL0开始上升，那么存储单元100的值就被改写为“0”。写入后，位线D0的电位通过预充电晶体管10L返回至Vdd。图6是表示披露于特开平9-231768号公报中的SRAM的图。图6所示的SRAM与图5所示的SRAM的不同点在于，存储单元100、101、…的电源接线端VD0和GND接线端VS0与单线的电源电位控制电路70的输出接线端连接着存储单元110、111、…的电源接线端，VD1和GND接线端VS1连接在单元的电源电位控制电路71的输出接线端。当电源电位控制信号PVC0、PVC1、…分别是低电平时，单元电源电位控制电路70、71向VD0、VD1、…供给电源电位Vdd，向VS0、VS1、…供给接地电位Vss。相反，电源电位控制信号PVC0、PVC1、…分别是高电平时，向VD0、VD1、…只供给设定电平比电源电位Vdd低的第2高电位侧电源电位Vdd2，向VS0、VS1、…只供给比接地电位Vss高的第2低电位侧电源电位Vg2。在写入动作时，通过仅将对应被选择的电源电位控制信号达到高电平，使被选择的存储单元的电源接线端的电位下降，GND接线端的电位上升。因此，被选择的存储单元的数据保存能力下降，利用写入驱动器130进行的写入动作高速化。但是，图5所示的现有的SRAM中，写入结束后，位线D0的电位通过预充电晶体管10L返回至Vdd，但由于位线的电容量大，所以存在消耗功率增大，延迟时间也增大的问题。此外，图6所示的现有的SRAM中，写入“0”的一侧的位线因最终被降低至接地电位Vss而不能使消耗功率减少，相反地，由于利用存储单元电源电位控制电路70驱动被选择的存储单元100的电源接线端VD0和接地接线端VS0的电力成为新的需要，所以与图5所示的SRAM相比，存在消耗功率变得更大的问题。一般来说，以往的SRAM中，由于排列多个存储单元，所以靠近位线的存储单元的电源布线和GND布线的电容量非常大，存在用于驱动的延迟时间和功率不容易变小的问题。本专利技术的目的在于提供通过减小写入位线时的幅度来降低消耗功率，从而可以实现写入高速化的半导体存储器。为了解决上述课题，本专利技术的第一方面的特征在于，在把排列成矩阵状的多个存储单元的地线与位线并行排列的半导体存储器中，设置浮置装置和连接装置，浮置装置将多个存储单元的地线有选择地电浮置成为虚拟地线，而连接装置在对一个存储单元进行数据写入时，把连接一个存储单元的虚拟地线和连接所述存储单元的位线中写入“0”的一侧的位线进行电连接。本专利技术的第二方面的特征在于，在本专利技术第一方面中，电连接虚拟地线和所述位线的连接装置由具有高阈值的MOS晶体管构成。本专利技术的第三方面的特征在于，在本专利技术第一方面中，左右相邻的所述存储单元共用所述虚拟地线。本专利技术的第四方面的特征在于，在本专利技术第三方面中，电连接虚拟地线和所述位线的连接装置由具有高阈值的MOS晶体管构成。本专利技术的第五方面的特征在于，在本专利技术第三方面中，左右相邻的所述存储单元还共用所述位线。本专利技术的第六方面的特征在于，在本专利技术第五方面中，电连接虚拟地线和所述位线的连接装置由具有高阈值的MOS晶体管构成。附图说明图1是表示本专利技术第一实施例的SRAM的电路图。图2是说明本专利技术第一实施例的SRAM的动作波形图。图3是表示本专利技术第二实施例的SRAM的电路图。图4是表示本专利技术第三实施例的SRAM的电路图。图5是表示现有的SRAM一例的电路图。图6是表示现有的SRAM另一例的电路图。下面，参照附图详细说明本专利技术的实施例。图1是表示作为本专利技术第一实施例的半导体存储器的SRAM的电路图。图2是说明图1所示的SRAM动作的波形图。参照图1，存储单元100、101、…、110、111、…排列成矩阵状。存储单元100、110、…的GND接线端与虚拟GND线SS0连接，存储单元101、111、…的GND接线端与虚拟GND线SS1连接。虚拟GND线SS0、SS1、…与位线D0、D0、D1、D1、…并行排列。在位线D0、D0、D1、D1、…上，分别通过PMOS预充电晶体管10L、10R、11L、11R、…连接电源线。作为PMOS预充电晶体管10L、10R、11L、11R、…的栅极信号，输入预充电信号PC。虚拟GND线SS0、SS1、…分别通过NMOS补偿晶体管20L和20R、21L和21R、…分别与位线D0、D0、D1、D1、…连接。此外，虚拟GND线SS0、SS1、…分别通过NMOS电源开关30、31、…接地。图1中，当在存储单元100中写入“0”时，首先使PC为高电平，位线D0为低电平，对应的电源开关30截止，虚拟GND(地)线SS0浮置，接着，通过使补偿晶体管20L导通，将位线D0(初始电位为电源电位Vdd)和虚拟GND线SS0(初始电位为接地电位Vss)电连接。由此，位线D0和虚拟GND线SS0的电位按Veq=(电源电位Vdd)×(位线D0的电容量)/(位线D0的电容量+虚拟GND线的电容量)确定的值决定。由于虚拟GND线SS0的电位仅上升至Veq，存储单元100的数据保存能力下降，所以字线WL0上升时存储单元100内的闩锁迅速地反转，写入动作高速地结束。写入动作结束后，补偿晶体管20L截止，电源开关30导通，预充电晶体管10L、10R变得导通，位线D0的电位就返回初始电位Vdd。但是，由于位线D0的电位仅下降至Veq，所以可高速且低功率地将位线D0的电位复位至Vdd。参照图2，由于初始状态下PC为低电平，PD0(PD1、…)为高电平，EQ0(EQ、EQ1、EQ1、…)为低电平，WL0(WL1、…)为低电平，所以SS0(SS1、…)为接地电位Vss,D0(D0、D1、D1)为电源电位Vdd。接着，例如如果考虑对存储单元100的写入动作，那么首先预充电信号PC变为高电平。随后，通过把输入给SRAM的地址译码，只有对应于虚拟GND线SS0的电源开关30的栅极信号PD0变为低电平。而且，在连接于虚拟GND本文档来自技高网...

【技术保护点】
半导体存储器，该半导体存储器把排列成矩阵状的多个存储单元的地线与位线并行排列，其特征在于包括：浮置装置，将多个存储单元的地线通过有选择地电浮置成为虚拟地线，和连接装置，在对一个存储单元进行数据写入时，把连接所述一个存储单元的虚拟地线 和连接所述存储单元的位线中写入“０”的一侧的位线进行电连接。

【技术特征摘要】
JP 1998-3-6 055604/981．半导体存储器，该半导体存储器把排列成矩阵状的多个存储单元的地线与位线并行排列，其特征在于包括浮置装置，将多个存储单元的地线通过有选择地电浮置成为虚拟地线，和连接装置，在对一个存储单元进行数据写入时，把连接所述一个存储单元的虚拟地线和连接所述存储单元的位线中写入“0”的一侧的位线进行电连接。2．如权利要求1所述的半导体存储器，其特征在于，电连接所述虚拟地线和所述位...

【专利技术属性】
技术研发人员：山田和志，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]