减少了刷新工作时的功耗的半导体存储器制造技术

本发明专利技术的课题是，设置在通常的读出工作和刷新工作中变更激活字线的时刻与在此之后激活读出放大器的时刻之间的延迟时间的行相关控制电路（６４）。即使在加长刷新时间、存储单元的电荷减少了的情况下，由于读出放大器的灵敏度提高，故也可进行刷新工作。因而，通过加长刷新间隔，可减少功耗。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储器，更特定地说，涉及可减少刷新时的功耗的动态随机存取存储器(DRAM)。
技术介绍
图15是示出了进行现有的同步DRAM的行激活时序控制的控制电路508的结构的框图。参照图15，控制电路508接受控制信号int.ZRAS、int.ZCAS、int.ZWE、int.ZCS和内部存储体地址信号int.BA<01>，输出行地址译码信号RADE<03>、字线触发信号RXT<03>、读出放大器激活信号SON<03>和刷新时的内部地址Q。再有，附在信号名之前的“Z”表示是L激活(低电平激活)的信号。控制电路508包含指令译码电路552，接受控制信号int.ZRAS、int.ZCAS、int.ZWE、int.ZCS，这些信号的组合检测出指令；以及刷新控制部554，根据指令译码电路552的输出，进行刷新控制。控制电路508还包含存储体选择部556，根据内部存储体地址信号int.BA<01>来选择指令译码电路552的输出；以及存储体选择部560，根据内部存储体地址信号int.BA<01>来选择刷新控制部554的输出。控制电路508还包含“或非”电路558，接受存储体选择部556输出的信号ACT<03>和存储体选择部560输出的信号AREF<03>，输出信号ZRASE<03>；以及控制电路562，根据ZRASE<03>，输出行地址译码信号RADE<03>、字线触发信号RXT<03>和读出放大器激活信号SON<03>。指令译码电路552包含激活指令译码器572，接受控制信号int.ZRAS、int.ZCAS、int.ZWE、int.ZCS，检测出激活指令；自动刷新指令译码器574，接受控制信号int.ZRAS、int.ZCAS、int.ZWE、int.ZCS，检测出自动刷新指令；以及自刷新指令译码器576，接受控制信号int.ZRAS、int.ZCAS、int.ZWE、int.ZCS，检测出自刷新指令。刷新控制部554包含自刷新定时器580，根据自刷新指令译码器576输出的信号SREF，每隔一定周期使信号RINGOUT激活；刷新工作控制电路582，根据自动刷新指令译码器574的输出和信号RINGOUT，输出信号AREFS；1个单拍脉冲发生电路584，根据信号AREFS，输出信号REFA；以及内部地址计数器586，根据信号REFA，对刷新时的内部地址Q进行向上计数。控制电路562包含行相关控制电路564，根据信号ZRASE<0>，输出行地址译码信号RADE<0>、字线触发信号RXT<0>和读出放大器激活信号SON<0>；行相关控制电路566，根据信号ZRASE<1>，输出行地址译码信号RADE<1>、字线触发信号RXT<1>和读出放大器激活信号SON<1>；行相关控制电路568，根据信号ZRASE<2>，输出行地址译码信号RADE<2>、字线触发信号RXT<2>和读出放大器激活信号SON<2>；以及行相关控制电路570，根据信号ZRASE<3>，输出行地址译码信号RADE<3>、字线触发信号RXT<3>和读出放大器激活信号SON<3>。图16是示出图15中的行相关控制电路564的结构的电路图。参照图16，行相关控制电路564包含信号发生部632，根据信号ZRASE，输出行地址译码信号RADE；信号发生部634，根据信号ZRASE和信号RADE，输出信号RXT；以及信号发生部636，根据信号RXT，输出读出放大器激活信号SON、/SON。信号发生部632包含延迟级640，使读出放大器激活信号SON延迟；倒相器638，接受信号ZRASE并使其反转；以及“或”电路642，接受延迟级640和倒相器638的输出，输出信号RADE。延迟级640包含接受读出放大器激活信号SON的串联连接的倒相器644、646。信号发生部634包含倒相器648，接受信号ZRASE并使其反转；延迟级650，接受倒相器648的输出并使其延迟；延迟级652，使信号RADE延迟；以及“与”电路654，接受延迟级650、652的输出并输出信号RXT。延迟级650包含接受倒相器648的输出的串联连接的倒相器656、658。延迟级652包含接受信号RADE的串联连接的倒相器660、662。信号发生部636包含延迟级664，接受信号RXT并使其延迟，输出读出放大器激活信号SON；以及倒相器676，接受读出放大器激活信号SON并使其反转，输出读出放大器激活信号/SON。延迟级664包含接受信号RXT的串联连接的倒相器678、680。图17是示出了图15中的自动刷新指令译码器574和刷新工作控制电路582的结构的电路图。参照图17，自动刷新指令译码器574包含倒相器692，接受信号int.ZRAS并使其反转；倒相器694，接受信号int.ZCAS并使其反转；以及“与非”电路696，接受倒相器692、694的输出和信号int.ZWE。刷新工作控制电路582在节点N11上接受“与非”电路696的输出。刷新工作控制电路582包含反转延迟电路698，其输入端连接到节点N11上，其输出端连接到节点N13上；“或非”电路700，其一个输入端连接到节点N11上，其另一个输入端连接到节点N13上，其输出端连接到节点N12上；以及“或非”电路702，接受信号RINGOUT和“或非”电路700的输出。反转延迟电路698包含串联连接的倒相器710、712、714。刷新工作控制电路582还包含闩锁电路704，根据“或非”电路702的输出，其数据被置位；延迟级706，使闩锁电路704的输出延迟；以及倒相器708，反转延迟级706的输出。闩锁电路704包含“与非”电路716，其一个输入端接受“或非”电路702的输出，其另一个输入端连接到节点N15上，输出信号AREFS；以及“与非”电路718，其一个输入端接受信号AREFS，其另一个输入端连接到节点N14上，其输出节点连接到节点N15上。延迟级706包含接受信号AREFS的串联连接的倒相器720、722。图18是说明现有的DRAM的自动刷新工作用的工作波形图。参照图18，信号ext.ZRAS、ext.ZCAS、ext.ZWE、CKE、CLK、ZCS是从外部供给DRAM的输入信号。信号ext.ZRAS是行地址选通信号，信本文档来自技高网...

【技术保护点】
一种半导体存储器，其特征在于：具备包含排列成行列状的多个存储单元（ＭＣ）的存储器块，上述存储器块包含：与上述行对应的多条字线（ＷＬ）；与上述列对应的多个位线对（ＢＬＰ）；有选择地激活上述多条字线中的一部分的行译码电路（１ ０＃０～１０＃３）；选择上述多个位线对中的一部分的列译码电路（１２＃０～１２＃３）；以及放大在上述多条位线上已被读出的数据的读出放大器电路（１６＃０～１６＃３），（半导体存储器）还具备进行上述行译码电路和上述读出放大器电路的控制 的控制电路，上述控制电路包含：由从外部供给的控制信号检测出多个指令的指令译码电路（５２）；以及行激活时序控制部（６２），根据上述指令译码电路的输出，输出表示上述字线的激活时序的第１激活信号和表示上述读出放大器电路的激活时序的第２ 激活信号，上述行激活时序控制部在上述指令译码电路已检测出的指令是第１指令时，在激活上述第１激活信号之后经过了第１延迟时间后激活上述第２激活信号，在上述指令译码电路已检测出的指令是第２指令时，在激活上述第１激活信号之后经过了比上述第１延迟 时间长的第２延迟时间后激活上述第２激活信号。...

【技术特征摘要】
JP 2001-6-7 172362/011.一种半导体存储器，其特征在于具备包含排列成行列状的多个存储单元(MC)的存储器块，上述存储器块包含与上述行对应的多条字线(WL)；与上述列对应的多个位线对(BLP)；有选择地激活上述多条字线中的一部分的行译码电路(10#0～10#3)；选择上述多个位线对中的一部分的列译码电路(12#0～12#3)；以及放大在上述多条位线上已被读出的数据的读出放大器电路(16#0～16#3)，(半导体存储器)还具备进行上述行译码电路和上述读出放大器电路的控制的控制电路，上述控制电路包含由从外部供给的控制信号检测出多个指令的指令译码电路(52)；以及行激活时序控制部(62)，根据上述指令译码电路的输出，输出表示上述字线的激活时序的第1激活信号和表示上述读出放大器电路的激活时序的第2激活信号，上述行激活时序控制部在上述指令译码电路已检测出的指令是第1指令时，在激活上述第1激活信号之后经过了第1延迟时间后激活上述第2激活信号，在上述指令译码电路已检测出的指令是第2指令时，在激活上述第1激活信号之后经过了比上述第1延迟时间长的第2延迟时间后激活上述第2激活信号。2.如权利要求1中所述的半导体存储器，其特征在于上述行激活时序控制部具有第1信号发生部(132、134)，根据上述第1和第2指令来激活上述第1激活信号；以及第2信号发生部(136)，在上述指令译码电路已检测出的指令是上述第1指令时，使上述第1信号发生部的输出延迟一段上述第1延迟时间，在上述指令译码电路已检测出的指令是上述第2指令时，使上述第1信号发生部的输出延迟一段上述第2延迟时间，来输出上述第2激活信号。3.如权利要求2中所述的半导体存储器，其特征在于上述第2信号发生部具有第1延迟电路(164)，接受上述第1信号发生部的输出，使之延迟一段上述第1延迟时间；第2延迟电路(166)，接受上述第1延迟电路的输出，使之再延迟一段上述第2延迟时间与上述第1延迟时间之差的时间；以及选择电路(168～172)，根据上述指令译码电路已检测出的指令选择上述第1、第2选择电路的输出的某一方，来输出上述第2激活信号。4.如权利要求1中所述的半导体存储器，其特征在于上述第1指令是行激活指令，上述第2指令是自动刷新指令。5.如权利要求4中所述的半导体存储器，其特征在于上述指令译码电路包含检测出上述自动刷新指令的指令译码器(74)，上述控制电路包含刷新控制电路(82)，根据上述指令译码器的输出，指示刷新工作的开始；以及计数器电路(86)，根据上述刷新控制电路的输出，产生刷新地址。6.如权利要求1中所述的半导体存储器，其特征在于上述第1指令是行激活指令，上述第2指令是自刷新指令。7.如权利要求6中所述的半导体存储器，其特征在于上述指令译码电路包含检测出上述自刷新指令的指令译码器(76)，上述控制电路包含定时器电路(80)，根据上述指令译码器的输出，周期性地指示刷新工作的开始；以及计数器电路(86)，根据上述定时器电路的输出，产生刷新地址。8.如权利要求1中所述的半导体存储器，其特征在于还具备发生上述字线的激活电位的电位发生电路(424)，上述电位发生电路为了执行上述第1指令而发生第1电位作为上述激活电位，并根据上...

【专利技术属性】
技术研发人员：坪内弥生，伊藤孝，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]