用于对缺陷单元地址编程的缺陷单元地址编程电路和方法技术

一种半导体存储器件以及其中可用的缺陷单元地址编程电路。已封装的半导体存储器件包括：存储单元阵列；多个冗余存储单元，用于修复缺陷存储单元；比较器，用于比较在测试已封装的半导体存储器件的测试过程中从存储单元输出的数据，并产生比较对应信号；模式设置寄存器，用于存储外部施加的缺陷单元地址编程控制信号；地址产生电路，用于产生内部地址；缺陷单元地址编程电路，当比较一致信号指示检测到缺陷存储单元时，锁存来自地址产生电路的内部地址，并且对缺陷单元地址编程；以及缺陷单元地址解码电路，用于当从地址产生电路输出的内部地址和从缺陷单元地址编程电路输出的缺陷单元地址相对应时，产生冗余存储单元选择信号。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体存储器件，尤其涉及缺陷单元地址编程电路，以及对缺陷单元地址编程以便修复缺陷存储单元的方法。
技术介绍
通常在半导体存储器封装之后测试半导体存储器。当发现损坏或缺陷存储单元时，在另外提供器件中存储用于存取损坏或缺陷存储单元的地址(在此之后称作″缺陷单元地址″)。确定是否能够修复缺陷存储单元。如果能够修复缺陷存储单元，则通过把缺陷单元地址施加到模式设置寄存器，把存储在附加提供的器件中的缺陷单元地址编程到半导体存储器件中。图1是传统半导体存储器件的示意框图，其已在由本专利技术同一受让人在韩国专利局提交的2000-57067号韩国专利申请中公开。如图1所示，传统的半导体存储器件包括存储单元阵列10、列地址解码器12、行地址解码器14、读出放大器16、写入放大器18、数据输入缓存器20、数据输出驱动器22、数据输出缓存器24、模式设置寄存器26、缺陷单元地址控制信号产生电路28、列地址缓存器30、行地址缓存器32、已修复单元启动控制信号产生电路34、已修复单元读/写控制电路36、已修复单元38、转换开关40、41和比较器42。下面描述图1的传统半导体存储器件的操作。存储单元阵列10具有多个用于存储数据的存储单元。响应来自行地址解码器14的多个字线选择信号WL1-WLm和来自列地址解码器12的多个列选择信号Y1-Yn，将数据输入存储单元并从存储单元输出。通过将缓存的地址CAi、CAiB解码，列地址解码器12产生多个列选择信号Y1-Yn(n信号)。通过将缓存的行地址RAj、RAjB解码，行地址解码器14产生多个字线选择信号WL1-WLm(m信号)。响应读出启动信号CRE，读出放大器16放大从存储单元阵列10输出的数据或从转换开关40传输的数据。写入放大器18放大从数据输入缓存器20输出的缓存数据，并且输出要送到存储单元阵列10的已放大的数据。数据输入缓存器20缓存数据DQ1-DQy，并且输出缓存的数据。数据输出驱动器22驱动由读出放大器16放大的数据。数据输出缓存器24缓存由数据输出驱动器22驱动的数据，并且输出缓存的数据DQ1-DQy。响应模式控制信号MRS，模式设置寄存器26存储经输入引脚(未示出)从外部施加的并行比特测试控制信号PBT和缺陷单元地址MRSK，然后输出并行的比特测试控制信号PBT和缺陷单元地址MRSK。缺陷单元地址控制信号产生电路28响应缺陷单元地址MRSk，产生缺陷单元列地址PCEI和缺陷单元行地址PREj。列地址缓存器30缓存从地址输入引脚(没示出)施加的外部提供地址Ak的列地址，锁存列地址，并且产生缓存的列地址CAi、CAiB。行地址缓存器32缓存从地址输入引脚施加的外部提供地址Ak的行地址，锁存行地址，并且产生缓存的行地址RAj、RAjB。当缺陷单元列地址PCEi和缓存的列地址CAi、CAiB对应，并且缺陷单元行地址PREj和缓存的行地址RAi、RAjB对应时，已修复单元启动控制信号产生电路34产生已修复单元启动控制信号PS。响应控制命令CONTi和读出命令RE，或响应控制命令CONTi和写命令WE，已修复单元读/写控制电路36产生已修复单元启动信号PS。用通过使用控制命令CONTi和读出命令RE产生的已修复单元启动信号PS作为已修复单元读取控制信号CRE。用通过使用控制命令CONTi和写命令WE产生的已修复单元启动信号PS作为已修复单元写控制信号CWE。已修复单元38锁存数据。响应已修复单元读取控制信号CRE，接通转换开关40，由此传输存储在已修复单元38中的数据。响应并行比特测试控制信号PBT，比较器42比较从读出放大器16输出的数据，并且产生比较结果信号。转换开关44响应已修复单元写控制信号CWE而接通，并且传输从数据输入缓存器20输出的数据。图1所示的传统的半导体存储器件在其被封装之后作电测试。当测试之后发现缺陷存储单元时，将缺陷单元地址，即缺陷存储单元的地址首先存储在外部器件中。外部器件把缺陷单元地址编程到半导体存储器件中的缺陷单元地址控制信号产生电路。当在半导体存储器件的正常操作期间通过半导体存储器件输入引脚施加的地址与缺陷单元地址匹配时，则能够把数据输入已修复单元或从已修复单元输出数据，而不是缺陷存储单元。即，当已封装的传统的半导体存储器件具有缺陷存储单元时，缺陷单元的地址首先存储在外部器件中，然后在半导体存储器件的修复期间，把缺陷单元的地址从外部器件编程到半导体存储器件。因此，在已封装的半导体存储器件的测试和修复期间，传统的半导体存储器件使用昂贵外部设备来暂存缺陷单元地址。结果是，增加半导体存储器件的测试成本。下面参考图2描述在传统半导体存储器件中编程缺陷单元地址的操作。测试器把模式控制信号MRS和并行比特测试控制信号PBT一起输入到半导体存储器件(步骤100)。在模式设置寄存器26中存储施加到半导体存储器件的并行比特测试控制信号PBT。响应并行比特测试控制信号PBT，对于半导体存储器件执行并行比特测试操作(步骤110)。并行比特测试操作包括把用于测试存储单元阵列10的测试数据存储在半导体存储器件中，并且并行读出存储在存储单元阵列10中的测试数据。将从存储单元阵列10输出的测试数据发送到测试器。测试器确定所测试的存储单元阵列10是否正常(步骤120)。当发送到测试器的测试数据指示相对一致时，确定相应的存储单元阵列10正常，而当测试数据指示相对不一致时，确定相应的存储单元阵列10异常或有缺陷。如果测试器指示测试的存储单元阵列10是异常或有缺陷，则把被称作缺陷单元地址的缺陷存储单元的地址存储在外部器件中(步骤130)。当在步骤120测试器指示所检测的存储单元阵列10正常时，则确定是否已经对于存储单元阵列的全部单元执行了并行比特测试操作(步骤140)。如果在步骤140的结果是否，则重复步骤110-130，而如果在步骤140的结果是肯定的，则测试器确定是否能够修复缺陷存储单元(步骤150)。当测试器确定能够修复缺陷存储单元，则把模式控制信号MRS和缺陷单元地址从外部器件输入到半导体存储器件(步骤160)。响应模式控制信号，将缺陷单元地址存储在模式设置寄存器26中，并且将缺陷单元地址写入缺陷单元地址控制信号产生电路28。当确定不能修复缺陷存储单元时，放弃已结束测试的半导体存储器件(步骤210)。在将缺陷单元地址编程到在半导体存储器件中的缺陷单元地址控制信号产生电路28之后，再一次将模式控制信号MRS和并行比特测试控制信号PBT输入到对应的已经修复的半导体存储器件(步骤170)。响应并行比特测试控制信号PBT，已修复的半导体存储器件再一次经历并行比特测试(步骤180)。测试器确定对于已修复的半导体存储器件中所有存储单元阵列的并行比特测试是否结束(步骤190)。如果测试器指示并行比特测试没有结束，则重复步骤180-190，而如果并行比特测试完成，则测试器确定已修复的半导体存储器件是否正常(步骤200)。当测试器确定已修复的半导体存储器件正常时，则将已修复的半导体器件商品化。如上述讨论，昂贵的外部器件能用于测试和修复通常的半导体存储器件。因此，可能增加半导体存储器件的测试成本。
技术实现思路
在优选实施例中，本专利技术旨在一种半导体存储器件，其能够在测试和修复已封装本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：存储单元阵列，具有通过内部地址存取的多个存储单元；多个冗余存储单元，其通过缺陷存储单元的缺陷单元地址存取，冗余存储单元用于修复缺陷存储单元；比较器，用于在测试已封装的半导体存储器件期间，比较从存储单元输 出的数据，并且用于产生比较输出信号；模式设置寄存器，用于响应模式控制信号，存储缺陷单元地址编程控制信号；地址产生电路，用于通过缓存和锁存外部施加的地址，产生内部地址；缺陷单元地址编程电路，用于当比较输出信号指示在半导体存储器件中 检测到缺陷存储单元时，响应缺陷单元地址编程控制信号，锁存从地址产生电路输出的内部地址，并且把锁存器的内部地址作为缺陷单元地址编程；以及缺陷单元地址编码电路，用于当从地址产生电路输出的内部地址和从缺陷单元地址编程电路输出的缺陷单元地址相对 应时，产生冗余存储单元选择信号，其中响应冗余存储单元选择信号，存取冗余存储单元。

【技术特征摘要】
【国外来华专利技术】KR 2002-2-4 6235/021.一种半导体存储器件，包括存储单元阵列，具有通过内部地址存取的多个存储单元；多个冗余存储单元，其通过缺陷存储单元的缺陷单元地址存取，冗余存储单元用于修复缺陷存储单元；比较器，用于在测试已封装的半导体存储器件期间，比较从存储单元输出的数据，并且用于产生比较输出信号；模式设置寄存器，用于响应模式控制信号，存储缺陷单元地址编程控制信号；地址产生电路，用于通过缓存和锁存外部施加的地址，产生内部地址；缺陷单元地址编程电路，用于当比较输出信号指示在半导体存储器件中检测到缺陷存储单元时，响应缺陷单元地址编程控制信号，锁存从地址产生电路输出的内部地址，并且把锁存器的内部地址作为缺陷单元地址编程；以及缺陷单元地址编码电路，用于当从地址产生电路输出的内部地址和从缺陷单元地址编程电路输出的缺陷单元地址相对应时，产生冗余存储单元选择信号，其中响应冗余存储单元选择信号，存取冗余存储单元。2.如权利要求1所述的半导体存储器件，其中缺陷单元地址编程控制信号包括缺陷单元地址锁存控制信号和编程控制信号。3.如权利要求2所述的半导体存储器件，其中缺陷单元地址编程电路包括地址锁存工具，用于当比较输出信号指示检测到缺陷存储单元时，响应缺陷单元地址锁存控制信号，锁存缺陷单元地址；以及编程工具，用于响应编程控制信号，对从缺陷单元地址锁存工具输出的地址编程。4.如权利要求3所述的半导体存储器件，其中地址锁存工具包括第一地址传送工具，用于响应通过把比较输出信号与缺陷单元地址锁存控制信号相组合而产生的组合信号，传送外部地址；以及锁存元件，用于锁存从第一地址传送工具输出的外部地址。5.如权利要求4所述的半导体存储器件，其中地址锁存工具还包括修复起始信号产生电路，用于响应通过把比较输出信号与缺陷单元地址寄存控制信号相组合而产生的组合信号，产生修复起始信号。6.如权利要求2所述的半导体存储器件，其中编程工具包括第二地址传送工具，用于响应程序控制信号，传送从缺陷单元地址锁存工具输出的地址；以及缺陷单元地址编程电路，用于响应编程控制信号，对从第二地址传送工具输出的缺陷单元地址编程。7.如权利要求6所述的半导体存储器件，其中缺陷单元地址编程电路包括第一熔化丝，其连接在电源电压和第一节点之间；第一NMOS晶体管，其连接在第一结点和地电压之间，并且具有被施加来自第二地址传送工具的输出地址的栅极；第一PMOS晶体管，其连接在第一节点和第二节点之间，并且具有连接到第四节点的栅极；第二NMOS晶体管，其连接在第二节点和地电压之间，并且有连接到第四节点的栅极；第三NMOS晶体管，其连接在第二节点和地电压之间，并且有被施加编程控制信号的栅极；第二熔化丝，其连接在电源电压和第三节点之间；第二PMOS晶体管，其连接在第三节点和第四节点之间，并且有连接到第二节点的栅极；第四NMOS晶体管，其连接在第四节点和地电压之间，并且有连接到第二节点的栅极；以及第五NMOS晶体管，其连接在第四节点和地电压之间，并且有被施加编程控制信号的栅极；8.一种半导体存储器件的缺陷单元地址编程电路，所述半导体存储器件具有存储单元阵列，其具有多个通过内部地址存取的多个存储单元；多个冗余存储单元，其通过缺陷存储单元的缺陷单元地址存取；比较器，用于在测试已封装的半导体存储器件期间，在比较从存储单元阵列输出的数据之后，产生比较输出信号；以及地址发生器，用于通过缓存和锁存外部施加的地址，产生内部地址，所述缺陷单元地址编程电路包括模式设置寄存器，用于响应模式控制信号，存储外部施加的缺陷单元地址锁存控制信号和编程控制信号；缺陷单元地址锁存工具，用于当比较输出信号指示至少一个存储单元具有缺陷时，响应缺陷单元地址锁存控制信号，锁存从地址发生器输出的地址；以及缺陷单元地址编程工具，用于响应编程控制信号，对从缺陷单元地址锁存工具输出的地址编程。9.如权利要求8所述的缺陷单元地址编程电路，其中缺陷单元地址...

【专利技术属性】
技术研发人员：金载勋，徐东一，吴孝镇，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]