具有存储器单元的集成电路器件及其实现方法和半导体存储器单元技术

本发明专利技术是针对一种具有存放数据的存储器单元的集成电路器件，以及用于刷新该存储器单元中数据的刷新电路。在一个说明性的实施例中，该器件包括一个具有存储元件的存储器单元、一个读／写访问器件和一个刷新访问器件。一条读／写位线连接到该读／写访问器件，一条刷新位线连接到该刷新访问器件。一个读出放大器连接到该读／写位线，而且输入／输出电路也连接到该读／写位线。一个刷新读出放大器连接到该刷新位线。构建该存储器单元的方式为，使之在相对小而紧凑的面积上，能够提供大的电荷存储容量。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

一般说来，本专利技术涉及半导体存储器，更确切地说，本专利技术涉及一种动态随机存取存储器(DRAM)，它采用支持隐藏式刷新的双端口存储器单元。
技术介绍
半导体存储器器件多年来已是众所周知了。典型情况下，这种器件为以下两种类型之一易失性存储器器件，比如动态随机存取存储器(DRAM)，以及非易失性存储器器件，比如静态随机存取存储器(SRAM)。非易失性存储器单元中一旦写入了数据之后，该存储器器件通常要把数据存放一段无限期的时间。这种单元设计为，在适当的条件下，传入该单元的电荷将无限期地保持在该单元中。电荷的无限期存储，是非易失性存储器的一个优点，不过，与易失性存储器中的存储器单元相比，非易失性存储器器件中的存储器单元通常要大许多，在半导体芯片上较大的存储器单元要消耗更大的空间。易失性存储器器件仅仅将电荷存放非常短的一段时间，所以单元中的电荷必须定期刷新。在每个存储器单元中刷新电荷的这种需求，是易失性存储器的缺点，但是典型情况下，这些器件中的存储器单元尺寸，比非易失性存储器中的单元尺寸小得多。单元尺寸中的这种差异，使得与给定的芯片空间之内能够放置的非易失性存储器单元的数目相比，在相同的芯片空间之内能够放置多得多的易失性存储器单元。在现代的微机应用中，典型情况下需要至少是希望有大量的随机存取存储器。此外，因为希望的数据处理速度日益提高，在同一芯片的逻辑电路中已经加入了更大量的随机存取存储器。例如，典型情况下，现代微处理器包括大量的片上存储器作为缓存。随着一个阵列中存储量的增长，刷新阵列中所有存储器单元所需的时间量也相应增长，“偷去了”本来会用于“读”和“写”操作的时间。为了开发一种系统，允许DRAM器件在多种缓存架构中取代SRAM器件，已经作出了努力。这些努力的一个主要目标，一直是在一个系统中支持更多的缓存存储器，同时降低成本。这种系统的两个需求是，DRAM缓存处理其自身的刷新需求，以及刷新操作完全是隐藏式的，即刷新操作对用户是透明的。过去利用DRAM器件来设计缓存部件的尝试，一直没有完全解决隐藏式刷新的问题。这些尝试包括使用板上SRAM来存放或者单行的DRAM数据，或者多行的DRAM数据，使得无论何时该数据被寻址时，相应的行或者若干行能够自由地刷新。这些尝试对于系统多有各种形式的约束，并且尚未见到真正支持随机存取者。本专利技术消除了，或者至少是减少了上述问题。
技术实现思路
本专利技术是针对一种具有存放数据的存储器单元的集成电路器件，以及用于刷新该存储器单元中数据的刷新电路。在一个说明性的实施例中，该器件包括一个具有存储元件的存储器单元、一个读/写访问器件和一个刷新访问器件。一条读/写位线连接到该读/写访问器件，一条刷新位线连接到该刷新访问器件。一个读出放大器连接到该读/写位线，而且输入/输出电路也连接到该读/写位线。一个刷新读出放大器连接到该刷新位线。本专利技术可以在一个集成电路器件中实现，也可以结合其它半导体器件，或者在单一的半导体芯片上，在单一的集成电路包之内，或者在分开的集成电路包中，利用其它电路相互连接。在本专利技术的另一方面中，一种操作集成电路器件的方法，包括把一个存储器单元连接到一条第一位线，通过该第一位线把一个数据写入该存储器单元，断开该存储器单元与该第一位线的连接，把该存储器单元连接到一条第二位线，通过该第二位线刷新该存储器单元中的数据，断开该存储器单元与该第二位线的连接，把该存储器单元连接到该第一位线，通过该第一位线读取该存储器单元中的数据，断开该存储器单元与该第一位线的连接，以及定期地把该存储器单元连接到该第二位线，通过该第二位线刷新该存储器单元中的数据，断开该存储器单元与该第二位线的连接。在本专利技术的再一方面中，一个半导体存储器单元，包括一个电荷存储元件；一个第一访问晶体管，连接到该电荷存储元件并且适于把该电荷存储元件连接到一条读/写位线；以及一个第二访问晶体管，连接到该电荷存储元件并且适于把该电荷存储元件连接到一条刷新位线。第一访问晶体管具有一个连接到一条读/写字线的门接线端，第二访问晶体管具有一个连接到刷新字线的门接线端。在本专利技术的再一方面中，一个半导体存储器单元，包括一个基底和该基底中的一个蜿蜒活动区域。第一和第二平行位线分别重叠在该蜿蜒活动区域的第一和第二带。第一和第二平行字线基本上正交地延伸到第一和第二平行位线，并且分别重叠在该蜿蜒活动区域的第三和第四带。一个通常是矩形的电容器结构，平行于第一和第二字线之间的该蜿蜒活动区域的第五带并与之重叠。附图简要说明从本专利技术的如附图所示的一个优选实施例的以下说明，本专利技术进一步的特性和优点将变得显而易见。在附图的所有图中，相似的参考号通常是指相同的部件、元件或功能，其中附图说明图1是本专利技术的一个实施例中采用的动态随机存取存储器单元的示意图；图2显示了本专利技术的一个实施例，加入单一半导体芯片上的其它集成电路中；图3显示了一个计算机系统，其中使用了采用本专利技术的一个DRAM器件；图4显示了本专利技术的一个实施例的一部分，其中采用了一种开放位线阵列架构；图5显示了本专利技术的另一个实施例的一部分，其中采用了一种叠合位线阵列架构；以及图6显示了一个说明性芯片布局的一部分，其中采用了双端口DRAM单元。虽然本专利技术能够允许多种修改和变形，还是通过附图中的实例展示了其特定的实施例，并在本文中详细介绍。不过应当理解，本文中对于特定实施例的说明，并非试图把本专利技术限制在具体的公开形式中，而是相反，试图覆盖本专利技术的实质和范围之内所有的修改、等价形式和替换形式，如附带的权利要求书中的定义。具体实施例方式下面介绍本专利技术的说明性实施例。为了清楚起见，在本说明书中没有介绍实际实现的所有特性。当然应该承认，在任何此类实际实施例的研制过程中，为了实现研制者的特定目标，比如符合系统有关的和行业有关的约束(它们会随着实现方案而变化)，必须作出许多与实现方案有关的决定。此外，还应当承认，这样一种研制的努力可能是复杂而耗时的，但是对于从本公开文件中获益的、本领域的普通技术人员，仍然会是一项例行的任务。本文中所介绍的实施例，表示了一种新的DRAM架构，它支持缓存存储器应用中的隐藏式刷新操作。在所介绍的实施例中使用的这种DRAM单元，是一种双端口DRAM单元，包括一个电容器和两个访问晶体管。构建这种DRAM单元的方式为，该电容器是这两个访问晶体管共用的。每个访问晶体管都连接到该电容器和一条惟一的位线之间，使得这两条位线能够独立地访问该电容器。本文介绍的架构，允许为了刷新操作而使用第二端口。正常的读写操作，不允许通过存储器单元的第二端口。因此，读写操作是通过存储器单元的第一端口进行的。结果，第二端口所用的刷新读出放大器不需要I/O器件。这就通过缩小与第二端口有关的间距单元开销，减少了整体面积的负担。图1显示了本专利技术的一个实施例中采用的一组动态随机存取存储器单元。一开始应当理解，实际上一个DRAM阵列会包括许多同样的单元，成行成列地分布，以便在读写操作期间访问选定的单元。此外，包含许多这种单元的一个存储器阵列，会包括常规地址解码电路、时钟电路、读出放大器电路、数据和地址缓冲区以及许多其它电路(均未显示)，它们是支持存储器的操作所需要的。再者，本专利技术可以有利地实施为例如微电脑的片上存储器，或者本身集成在一个存储器本文档来自技高网...

【技术保护点】
一种集成电路器件，包括：一个存储器单元，具有一个存储元件、一个读／写访问器件和一个刷新访问器件；一条读／写位线，连接到该读／写访问器件；一条刷新位线，连接到该刷新访问器件；一条读／写访问线，连接到该读／写访问器件；一条刷 新访问线，连接到该刷新访问器件；一个读出放大器，连接到该读／写位线；一个输入／输出电路，连接到该读／写位线；以及一个刷新读出放大器，具有一个第一节点，连接到该刷新位线。

【技术特征摘要】
US 2000-8-30 09/650,5461.一种集成电路器件，包括一个存储器单元，具有一个存储元件、一个读/写访问器件和一个刷新访问器件；一条读/写位线，连接到该读/写访问器件；一条刷新位线，连接到该刷新访问器件；一条读/写访问线，连接到该读/写访问器件；一条刷新访问线，连接到该刷新访问器件；一个读出放大器，连接到该读/写位线；一个输入/输出电路，连接到该读/写位线；以及一个刷新读出放大器，具有一个第一节点，连接到该刷新位线。2.根据权利要求1的集成电路器件，其特征在于，该存储器单元包括一个动态随机存取存储器单元。3.根据权利要求2的集成电路器件，其特征在于，该存储器单元的宽度近似为四倍特征尺寸，长度近似为四倍特征尺寸。4.根据权利要求2的集成电路器件，其特征在于，该刷新读出放大器包括一对交叉连接的场效应晶体管。5.根据权利要求1的集成电路器件，其特征在于，该存储器单元是一个第一存储器单元，该刷新位线是一条第一刷新位线，该刷新访问线是一条第一刷新访问线，该集成电路器件进一步包括一个第二存储器单元，具有一个存储元件、一个读/写访问器件和一个刷新访问器件；一条第二刷新位线，连接到第二存储器单元的刷新访问器件；以及一条第二刷新访问线，连接到第二存储器单元的刷新访问器件，其中第二刷新位线连接到该刷新读出放大器的一个第二节点。6.根据权利要求5的集成电路器件，其特征在于，第一和第二存储器单元包括动态随机存取存储器单元。7.根据权利要求6的集成电路器件，其特征在于，第一和第二存储器单元中的每一个，其宽度都近似为四倍特征尺寸，其长度都近似为四倍特征尺寸。8.根据权利要求6的集成电路器件，其特征在于，该刷新读出放大器包括一对交叉连接的场效应晶体管。9.根据权利要求8的集成电路器件，其特征在于，第一和第二刷新位线安排在一个开放位线阵列架构中。10.根据权利要求8的集成电路器件，其特征在于，第一和第二刷新位线安排在一个叠合位线阵列架构中。11.根据权利要求8的集成电路器件，进一步包括一个第一隔离晶体管，连接在第一刷新位线和刷新读出放大器的第一节点之间；以及一个第二隔离晶体管，连接在第二刷新位线和刷新读出放大器的第二节点之间。12.一种集成电路器件，包括一个阵列，包括多个存储器单元，每个存储器单元都具有一个存储元件、一个读/写端口和一个刷新端口；多条读/写位线，每条读/写位线都连接到多个存储器单元中至少一个的读/写端口；多条刷新位线，每条刷新位线都连接到多个存储器单元中至少一个的刷新端口；读/写电路，连接到多条读/写位线，该读/写电路适于从多个存储器单元读取数据和向它们写入数据；以及刷新电路，连接到多条刷新位线，该刷新电路适于刷新多个存储器单元中存放的数据。13.根据权利要求12的集成电路器件，其特征在于，多个存储器单元包括多个动态随机存取存储器单元。14.根据权利要求13的集成电路器件，其特征在于，多个存储器单元中的每一个，其宽度都近似为四倍特征尺寸，其长度都近似为四倍特征尺寸。15.根据权利要求12的集成电路器件，其特征在于，该刷新电路包括至少一对交叉连接的场效应晶体管。16.根据权利要求15的集成电路器件，其特征在于，多条刷新位线的一条第一刷新位线，连接到至少一对交叉连接的场效应晶体管的一个第一节点，而且多条刷新位线的一条第二刷新位线，连接到至少一对交叉连接的场效应晶体管的一个第二节点。17.根据权利要求16的集成电路器件，其特征在于，第一和第二刷新位线安排在一个开放位线阵列架构中。18.根据权利要求16的集成电路器件，其特征在于，第一和第二刷新位线安排在一个叠合位线阵列架构中。19.根据权利要求16的集成电路器件，进一步包括一个第一隔离晶体管，连接在第一刷新位线和至少一对交叉连接的场效应晶体管的第一节点之间；以及一个第二隔离晶体管，连接在第二刷新位线和至少一对交叉连接的场效应晶体管的第二节点之间。20.一种操作集成电路存储器器件的方法，包括把一个存储器单元连接到一条第一位线；通过该第一位线把一个数据写入该存储器单元；断开该存储器单元与该第一位线的连接；把该存储器单元连接到一条第二位线；通过该第二位线刷新该存储器单元中的数据；断开该存储器单元与该第二位线的连接；把该存储器单元连接到该第一位线；通过该第一位线读取该存储器单元中的数据；断开该存储器单元与该第一位线的连接；以及定期地把该存储器单元连接到该第二位线，通过该第二位线刷新该存储器单元中的数据，断开该存储器单元与该第二位线的连接。21.根据权利要求20的方法，其特征在于，该存储器单元包括一个动态随机存取存储器单元。22.根据权利要求20的方法，其特征在于，通过该第二位线刷新该存储器单元中的数据包括把该第二位线连接到一个刷新读出放大器；读出该存储器单元中存放的电荷；以及通过该第二位线向该存储器单元恢复电荷。23.根据权利要求20的方法，其特征在于，通过该第二位线刷新该存储器单元中的数据包括把该第二位线连接到一个刷新读出放大器的第一节点；把一条参考位线连接到该刷新读出放大器的第二节点；读出该第二位线和个参考位线之间的电位差异；放大该电位差异；以及通过该第二位线，将电荷传入该存储器单元。24.一种系统，包括一个阵列，包括多个存储器单元，每个存储器单元都具有一个存储元件、一个读/写端口和一个刷新端口；多条读/写位线，每条读/写位线都连接到多个存储器单元中至少一个的读/写端口；多条刷新位线，每条刷新位线都连接到多个存储器单元中至少一个的刷新端口；读/写电路，连接到多条读/写位线，该读/写电路适于从多个存储器单元读取数据和向它们写入数据；刷新电路，连接到多条刷新位线，该刷新电路适于刷新多个存储...

【专利技术属性】
技术研发人员：布兰特基斯，查克丹尼森，
申请(专利权)人：微技术公司，
类型：发明
国别省市：US[美国]