用于在动态随机存取存储器中隐藏刷新的方法和系统技术方案

一种用于刷新动态随机存取存储器（“ＤＲＡＭ”）（４０）的方法和系统，包括用于多个存储体的每一个的一对存储器阵列。ＤＲＡＭ（４０）包括通常的寻址和数据通路电路，以及刷新控制器（７０），以充分地隐藏刷新的方式刷新阵列，使得ＤＲＡＭ（４０）可被用于代替ＳＲＡＭ作为超高速缓冲存储器（２３６）。由于一次只刷新每个存储体中的一个阵列，刷新控制器（７０）能允许数据被写入未被正在刷新的阵列。然后刷新控制器（７０）使得写数据被临时存储，以便能将其写入已完成阵列之刷新的阵列。如果两个阵列均未被正在刷新时，该数据被写入两个阵列。通过第一检验以确定是否正在刷新任何一个阵列，从阵列中读取数据。如果是的话，从未被正在刷新的阵列读取数据。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及动态随机存取存储器，更具体地涉及用于隐藏这种存储器的刷新、从而使这种存储器可在任何时间被访问的方法和系统。专利技术的
技术介绍
动态随机存取存储器(“DRAM”)通常用作计算机系统中的系统存储器。通常经DRAM控制器或总线桥将DRAM耦合到中央处理单元(“CPU”)，依次经处理器总线将DRAM控制器或总线桥耦合到CPU。DRAM包括一个或多个存储器阵列，每个存储器阵列具有以行和列排列的多个存储单元。DRAM的每个存储单元仅需要单个晶体管和电容器，从而使DRAM很紧密。DRAM的紧密特性使得有可能以相对低的成本提供大的存储容量。尽管DRAM具有以相对低的成本提供相对大的存储空量的优点，但它们具有需要周期刷新它们的存储单元的缺点。更具体地说，由于存储单元通过将它们的各个存储单元电容器充电到预定电压来存储数据，在从电容器泄漏过多电荷前必须重新充电或“刷新”它们的电容器。在正在刷新存储单元的时间期间，通常不能将数据写入正刷新的存储单元行或阵列中任何存储单元。另外，尽管可从正刷新的存储单元行读取数据，通常不能从阵列中的其他存储单元读取数据。对DRAM的许多应用来说，如用作系统存储器，需要周期刷新存储单元不会显著地限制它们的有效性，然而，需要周期刷新DRAM通常使得它们不适合用于其他应用，如下所述。将DRAM用作系统存储器的计算机系统也频繁地使用通常直接耦合到处理器总线上的超高速缓冲存储器。超高速缓冲存储器允许CPU更快地存取频繁或最近使用过的指令和数据。通常使用静态随机存取存储器(“SRAM”)来实现超高速缓冲存储器，SRAM也具有至少一个存储单元阵列。通常由交叉耦合的晶体管对来实现阵列中的每个存储单元，以及通过存取晶体管对存取每个单元。因此，每个SRAM存储单元通常包含至少4个晶体管。因此，SRAM远没有DRAM紧密，因此相当昂贵。然而，与DRAM相比，SRAM的显著优点在于它们的存储单元不需要周期刷新。因此，任何时间都能由CPU或其他设备存取SRAM。相比之下，有时有必要让存取DRAM超高速缓冲存储器的CPU或其他设备等待直到在能存取超高速缓冲存储器前完成刷新为止。因此，尽管它们的费用相当高，通常还是认为SRAM比DRAM更适合用作超高速缓冲存储器。希望将DRAM用作超高速缓冲存储器以便以相对低的成本能提高大容量超高速缓冲存储器。已经尝试将DRAM用作超高速缓冲存储器，但这些尝试通常已经证明是不成功的，因为在周期刷新期间不能存取它们。例如，已经尝试使用大容量DRAM和相当小的SARM来实现超高速缓冲存储器以便在DRAM刷新期间，当不能将数据写入DRAM时临时存储写入数据。虽然这些尝试已经能“隐藏”在某些情况下超高速缓存DRAM的刷新，但是由于各种原因，它们却不能隐藏在至少一些情况下DRAM的刷新。这些现有技术的超高速缓存DRAM以各种方式限制使用它们的计算机系统，以及使用它们经常要求为与这些超高速缓存DRAM一起使用，应当特殊改变计算机系统。因此，希望提供能真正隐藏它们的存储单元的周期刷新和不需要特殊改变计算机系统的超高速缓存DRAM，从而允许这些DRAM与超高速缓存SRAM管脚兼容。专利技术概述一种动态随机存取存储器(“DRAM”)，包括第一和第二阵列的存储单元，每个存储单元阵列包含基本上相同的数据。一个刷新电路被构成以刷新该第一阵列或第二阵列中的存储单元，而不是这两个阵列中的存储单元。该刷新电路也被构成以根据是否正在刷新这些阵列之任何一个、控制对其中一个阵列的访问。对于写访问，刷新电路确定是否正刷新这些阵列之任一个。如果正刷新其中一个阵列，刷新电路允许数据被写入未被刷新的阵列。写数据也被缓冲存储直到完成刷新为止，然后被写入被刷新的阵列。另一方式是，可以将数据稍后从其被写入的阵列中读取，然后将其写入被刷新的阵列。如果没有任何一个阵列正在被刷新，刷新电路允许同时将数据写入两个阵列中。在任何一种情况下，刷新电路也保留已经将数据写入其中的阵列的标记。对读访问，刷新电路确定这些阵列的任一个或两个是否在对应于将读取数据的地址的位置上包含有效数据。然后，刷新电路允许从包含有效数据的至少一个阵列读取数据。由于刷新基本上被隐藏，因此DRAM能有利地被用作计算机系统中的超高速缓冲存储器。附图的简单说明附图说明图1是半导体晶片的顶面示意图，其中示出多个阵列的存储器件的布局。图2的框图示意性示出可用于访问如图1所示存储器阵列的电路之一部分。图3是图1所示的存储器件的框图。图4是表示用在图3的存储器件中的刷新控制器的操作的流程图。图5是包含图3和凸4的存储器件的计算机系统的框图。专利技术的详细描述下文描述在刷新DRAM中的存储单元期间可被访问的DRAM和方法。在描述中，阐述某些细节以便提供全面理解本专利技术的各种实施例。然而，对本领域的技术人员来说将容易理解的是，没有这些细节也可以实施本专利技术。在其他例子中，未详细地示出或描述公知电路、电路元件以及控制信号和相关的定时协议，以便避免不必要地使本专利技术的各种实施例的描述不明显。本专利技术的优选实施例是在半导体管芯10上形成的一种DRAM，如图1所示。半导体管芯10包含多个存储体，存储体0、存储体1、存储体2…存储体N。每个存储体包含具有相同大小和存储相同数据位的两个存储器阵列12a、b。因而两个存储单元的存在是对于每个存储地址。因此，如果正刷新一个存储器阵列12a，可以在另一存储器阵列12b中发生对DRAM的存储访问。尽管在图1中示出的存储器阵列12a、b的布局是优选的，将理解的是，可以其他排列布置存储器阵列12a、b。现在将参考图2描述访问阵列12a、b中对应的存储单元的方式。如本领域所公知的，每个阵列12a、b包含排列成行或列的多个存储单元(未示出)。为存储单元的每行提供行线(未示出)，当一行激活时，允许存取行中的所有存储单元。通过经一对互补(complimentary)位线，将数据位耦合到存储单元或从存储单元耦合数据位，来访问被访问行中的特定存储单元，在图2中示出了其中的一对14a、b和16a、b。位线14a、b将数据耦合到相应阵列12a、b的一列或从相应的阵列12a、b的一列耦合数据，以及位线16a、b将数据的补码耦合到阵列12a、b的相同列或从阵列12a、b的相同列耦合数据的补码。为了清楚和简洁起见，已经省略了用于阵列12a、b的其他列的位线。如图2所示，通过相应的一组隔离晶体管22a、b、负读出放大器(“NSA”)24a、b、正读出放大器(“PSA”)26a、b以及相应的一组传输门晶体管28a、b，将位线14a、b和16a、b耦合到公共I/O电路20上。隔离晶体管22a、b以及读出放大器24、26的操作是常规的，因此为简洁起见，将省略对它们的完整说明。在写存储访问期间，通过数据通路(未示出)，使数据耦合到I/O电路20。接通任何一组或两组传输门晶体管28a、b以便将数据耦合到阵列12a、b中任何一个或两个中的寻址行的寻址列中的存储单元。如果接通传输门晶体管组28a，则将数据写入存储器阵列12a。如果接通传输门晶体管组28b，则将数据写入存储器阵列12b。如果接通两个传输门晶体管组28b、b，则将数据写入两个存储器阵列12a、b。I/O 20电路最好包含能存储一行本文档来自技高网...

【技术保护点】
一种动态随机存取存储器（“ＤＲＡＭ”），包括：第一阵列的存储单元；第二阵列的存储单元；地址电路，适于接收一地址并被构成以访问对应于该地址的该第一和第二阵列中的位置；数据通路电路，被构成以在数据终端和第一及第二阵列之间耦合数据 ；控制电路，适于接收存储命令，并被构成以产生对应于所述存储命令的控制信号，以访问第一和第二阵列；以及刷新电路，被连接到该控制电路和该第一及第二阵列，该刷新电路被构成以刷新该第一阵列或第二阵列中的存储单元，该刷新电路被构成以根据是否正 在刷新第一阵列和是否正在刷新第二阵列的任一操作而控制对第一和第二阵列中的一个的存取。

【技术特征摘要】
US 2000-8-17 09/641,8811.一种动态随机存取存储器(“DRAM”)，包括第一阵列的存储单元；第二阵列的存储单元；地址电路，适于接收一地址并被构成以访问对应于该地址的该第一和第二阵列中的位置；数据通路电路，被构成以在数据终端和第一及第二阵列之间耦合数据；控制电路，适于接收存储命令，并被构成以产生对应于所述存储命令的控制信号，以访问第一和第二阵列；以及刷新电路，被连接到该控制电路和该第一及第二阵列，该刷新电路被构成以刷新该第一阵列或第二阵列中的存储单元，该刷新电路被构成以根据是否正在刷新第一阵列和是否正在刷新第二阵列的任一操作而控制对第一和第二阵列中的一个的存取。2.如权利要求1所述的DRAM，其中，该控制电路被构成以生成响应写存储访问的第一组控制信号、以及响应读存储访问的第二组控制信号，其中，该刷新电路被构成以通过确定是否正在刷新该第一和第二阵列中的任一个，以及如果正在刷新第一和第二阵列中的一个、则允许数据被写入未被刷新的该第一和第二阵列中的一个，从而响应该第一组控制信号。3.如权利要求2所述的DRAM，其中，该刷新电路被构成以使得写数据被临时存储在写缓冲器中，确定完成刷新时，然后将写数据从写缓冲器传送到已完成刷新后被刷新的阵列中。4.如权利要求1所述的DRAM，其中，控制电路被构成以产生响应写存储访问的第一组控制信号、以及响应读存储访问的第二组控制信号，以及其中刷新电路被构成以通过确定是否正在刷新第一和第二阵列中的任何一个，以及如果第一和第二阵列都没有被正在刷新，则允许数据被写入第一和第二阵列，从而响应第一组控制信号。5.如权利要求1所述的DRAM，其中，该控制电路被构成以产生响应写存储访问的第一组控制信号、以及响应读存储访问的第二组控制信号，以及其中该刷新电路被构成以通过确定是否正在刷新所述阵列之任一个，如果是则允许从未被刷新的阵列读取数据，从而响应第二组控制信号。6.如权利要求1所述的DRAM，其中，该控制电路被构成以产生响应写存储访问的第一组控制信号、以及响应读存储访问的第二组控制信号，以及其中该刷新电路被构成以通过确定是否正在刷新所述阵列之任一个、以及如果两个阵列都没有被刷新则允许从所述阵列的一个主阵列读取数据，从而响应第二组控制信号。7.如权利要求6所述的DRAM，其中，用作所述阵列之主阵列的阵列周期性在多个所述阵列之间交替。8.如权利要求1所述的DRAM，其中，第一和第二阵列每个包含多个具有对应于至少部分该地址的位置的位线对，以及其中第一阵列中的每个位线对通过传输电路连接到具有对应位置的第二阵列中的位线对，以及其中该刷新电路被构成以通过断开对应于该地址的位线对之间的传输电路将数据写入所述阵列中。9.如权利要求1所述的DRAM，其中，该刷新电路包括连接到该控制电路和该第一及第二阵列的刷新控制器，该刷新控制器被构成以刷新该第一阵列或第二阵列中的存储单元，刷新控制器被构成以根据是否正在刷新第一阵列以及是否正在刷新第二阵列的操作、控制对第一和第二阵列中的一个的访问。10.如权利要求1所述的DRAM，其中，该DRAM包括SDRAM。11.如权利要求1所述的DRAM，其中，该DRAM包括RDRAM。12.如权利要求1所述的DRAM，其中，该DRAM包括SLDRAM。13.如权利要求1所述的DRAM，其中，该第一和第二阵列被包括在多个存储体的每一个中，以便每个存储体包含相应的一对第一和第二阵列。14.如权利要求13所述的DRAM，其中，该DRAM被制作在半导体晶片上，以及其中所述存储体被布置在该晶片上相应的离散区中，以便使每个离散区包含相应的一对第一和第二阵列。15.一种动态随机存取存储器(“DRAM”)，包含第一阵列的存储单元，该第一阵列存储数据；第二阵列的存储单元，该第二阵列包含与存储在该第一阵列中的数据基本上相同的数据；地址电路，适于接收一地址，以及被构成以访问对应于该地址的第一和第二阵列中的位置；数据通路电路，被构成以在数据终端和该第一及第二阵列之间耦合数据；控制电路；以及刷新电路，被连接到该控制电路和第一及第二阵列，该刷新电路被构成以刷新该第一阵列或第二阵列中的存储单元，以及刷新电路被构成以当正在刷新第二阵列时、允许数据被写入第一阵列，以及当正在刷新第一阵列时、允许数据被写入第二阵列。16.如权利要求15所述的DRAM，其中，该刷新电路被构成以当正在刷新第一或第二阵列时、响应写存储访问而使得写数据被临时存储在写缓冲器中，确定完成该刷新之时，以及将该数据从该写缓冲器传送到该刷新已完成后被刷新的阵列中。17.如权利要求15所述的DRAM，其中，该刷新电路被构成以确定第一和第二阵列是否均未被正在刷新，以及如果是的话则允许数据被写入第一和第二阵列。18.如权利要求15所述的DRAM，其中，该刷新电路包括连接到该控制电路和第一及第二阵列的刷新控制器，被刷新控制器被构成以刷新第一阵列或第二阵列中的存储单元，该刷新控制器被构成以当正在刷新第二阵列时、允许数据被写入第一阵列，以及当正在刷新第一阵列时、允许数据被写入第二阵列。19.如权利要求15所述的DRAM，其中，该DRAM包括SDRAM。20.如权利要求15所述的DRAM，其中，该第一和第二阵列被包含在多个存储体的每一个中，以便使每个存储体包含相应的一对第一和第二阵列。21.如权利要求20所述的DRAM，其中，该DRAM被制作在半导体晶片上，以及其中所述存储体被布置在该晶片上相应的离散区中，以便使每个离散区包含相应的一对第一和第二阵列。22.一种用于动态随机存取存储器(“DRAM”)的刷新电路，该存储器具有第一和第二阵列的存储单元，该电路包括刷新控制器，被构成以刷新该第一或第二阵列中的存储单元，该刷新控制器被构成以根据是否正在刷新第一阵列以及是否正在刷新第二阵列、来控制对第一和第二阵列中的一个的存取；以及数据有效寄存器，被连接到该刷新控制器，该数据有效寄存器被构成以保留该第一和第二阵列的预定位置中存储的数据是否有效的标记。23.如权利要求22所述的刷新电路，其中，该刷新控制器被构成以通过确定是否正在刷新第一和第二阵列中的任何一个、以及如果正在刷新第一和第二阵列中的一个则允许数据被写入未被正在刷新的第一和第二阵列中的一个，从而响应写存储访问。24.如权利要求22所述的刷新电路，其中，该刷新控制器被构成以使得写数据被临时存储在写缓冲器中，确定完成该刷新之时，以及然后将写数据从该写缓冲器传送到该刷新已完成后被刷新的阵列中。25.如权利要求22所述的刷新电路，其中，该刷新控制器被构成以通过确定是否正在刷新第一和第二阵列中的任何一个、以及如果第一和第二阵列均没有被正在刷新时则允许数据被写入第一和第二阵列，从而响应写存储访问。26.如权利要求22所述的刷新电路，其中，该刷新控制器被构成以通过确定是否正在刷新所述阵列之任一个、以及如果是的话则允许从未被正在刷新的阵列读取数据，从而响应读存储访问。27.如权利要求26所述的刷新电路，其中，该控制电路被构成以产生响应写存储访问的第一组控制信号、以及响应读存储访问的第二组控制信号，以及其中该刷新电路被构成以通过确定是否正在刷新所述阵列之任何一个、以及如果所述阵列均未被正在刷新则允许从所述阵列的主阵列读取数据，从而响...

【专利技术属性】
技术研发人员：布伦特基斯，布赖恩M舍利，凯文J瑞安，查尔斯H丹尼森，
申请(专利权)人：米克伦技术公司，
类型：发明
国别省市：US[美国]