半导体存储器及其部分写入方法技术

本发明专利技术提供一种半导体存储器及部分写入方法。半导体存储器包含存储器组、写入放大器电路、多个输入/输出引脚以及多个地址引脚。写入放大器电路经由多个内部输入/输出线路来耦接至存储器组。多个输入/输出引脚经由多个输入线路来耦接至写入放大器电路。多个地址引脚的一部分接收列地址指令，且多个地址引脚的另一部分中的至少一个接收操作码。半导体存储器根据操作码来判断用于传输输入数据的内部输入/输出线路的一部分，且根据操作码来操作写入放大器电路以执行部分写入模式以便根据列地址指令将输入数据写入至存储器组中。地址指令将输入数据写入至存储器组中。地址指令将输入数据写入至存储器组中。

【技术实现步骤摘要】
半导体存储器及其部分写入方法


[0001]本专利技术涉及一种存储器数据存取技术，特别涉及一种半导体存储器及其部分写入方法。

技术介绍

[0002]在例如在感测放大器与输入/输出引脚之间具有超多内部输入/输出线路的通用半导体存储器中，因为用于传输输入数据或输出数据以将输入数据写入至存储器组中或自存储器组读取输出数据的半导体存储器的内部输入/输出线路可在内部输入/输出线路上引起具有大电压差的多个电压摆动(voltage swing)，故通用半导体存储器在存储器读取操作或存储器写入操作期间消耗极大供电电流。尤其，当半导体存储器执行存储器写入操作时，因为内部输入/输出线可在全电压中摆动，故内部输入/输出线路可在存储器写入操作期间消耗比存储器读取操作大两倍或三倍的电流。因此，关于如何减少由内部输入/输出线路上的存储器写入操作造成的功耗，以下提供若干实施例的解决方案。

技术实现思路

[0003]本专利技术针对能够提供较佳存储器数据存取效率的半导体存储器及其部分写入方法。
[0004]本专利技术的半导体存储器包含存储器组、写入放大器电路、多个输入/输出引脚以及多个地址引脚。写入放大器电路经由多个内部输入/输出线路来耦接至存储器组。多个输入/输出引脚经由多个输入线路来耦接至写入放大器电路。多个地址引脚的一部分用以接收列地址指令，且所述多个地址引脚的另一部分中的至少一个用以在数据写入时段期间接收操作码。半导体存储器根据操作码来判断用于传输输入数据的多个内部输入/输出线路的一部分，且根据部分写入指令来操作写入放大器电路以执行部分写入模式以便根据列地址指令经由多个内部输入/输出线路的部分将输入数据写入至存储器组中。
[0005]在本专利技术的实施例中，半导体存储器还包含控制逻辑、地址寄存器、模式寄存器以及放大器控制器。地址寄存器经耦接至多个地址引脚，且用以接收列地址指令及操作码。控制逻辑用以提供模式寄存器设置命令。模式寄存器经耦接至地址寄存器，且用以接收由控制逻辑提供的模式寄存器设置命令，且输出模式选择信号。放大器控制器经耦接至模式寄存器及写入放大器电路，且用以接收模式选择信号以根据模式选择信号来控制写入放大器电路以执行部分写入模式。
[0006]在本专利技术的实施例中，半导体存储器还包含列地址锁存器。列地址锁存器经耦接至地址寄存器及写入放大器，且用以接收由地址寄存器提供的列地址指令及操作码。列地址锁存器将部分写入指令提供至写入放大器电路，使得写入放大器电路由放大器控制器控制以经由多个内部输入/输出线路将输入数据写入至存储器组中。
[0007]在本专利技术的实施例中，半导体存储器还包含列解码器。列解码器经耦接至列地址锁存器及存储器组。列地址锁存器将列地址指令提供至列解码器，使得列解码器根据列地
址指令来判断存储器组中的部分写入区。
[0008]在本专利技术的实施例中，半导体存储器还包含行地址锁存器及行解码器。行地址锁存器经耦接至地址寄存器。行解码器耦接至行地址锁存器及存储器组。地址寄存器进一步用以经由地址引脚来接收行地址指令，且行地址锁存器用以接收由地址寄存器提供的行地址指令且将行地址指令输出至行解码器，使得列解码器及行解码器根据列地址指令及行地址指令来判断存储器组中的部分写入区。
[0009]在本专利技术的实施例中，操作码包含特定部分写入指令，且放大器控制器进一步耦接至列地址锁存器。放大器控制器用以接收由列地址锁存器提供的特定部分写入指令以控制写入放大器电路来以实时方式执行部分写入模式。
[0010]在本专利技术的实施例中，特定部分写入指令为1位数据，且特定部分写入指令经由多个地址引脚的另一部分中的另一个而接收。
[0011]在本专利技术的实施例中，内部输入/输出线路经分类为多个输入/输出线路群组，且操作码包含N位数据，其中N为正整数，且写入放大器电路根据N位数据来选择多个输入/输出线路群组中的一个以经由多个输入/输出线路群组中的一个将输入数据写入至存储器组中。
[0012]在本专利技术的实施例中，当多个地址引脚用以经由多个地址引脚来接收行地址指令时。
[0013]在本专利技术的实施例中，多个地址引脚进一步用以经由多个地址引脚的部分来接收另一列地址指令，且多个地址引脚的另一部分中的至少一个在数据读取时段期间为未定义。
[0014]在本专利技术的实施例中，半导体存储器还包含组选择引脚、另一存储器组及另一写入放大器电路。组选择引脚用以接收组选择指令。另一写入放大器电路经由其他多个内部输入/输出线路来耦接至另一存储器组，且经由多个输入线路来耦接至多个地址引脚。半导体存储器根据组选择指令来选择写入放大器电路或另一写入放大器电路以在存储器组或另一存储器组上执行部分写入，使得写入放大器电路或另一写入放大器电路经由多个内部输入/输出线路的部分或其他多个内部输入/输出线路的一部分将输入数据写入至存储器组或另一存储器组中。
[0015]本专利技术的部分写入方法适于半导体存储器。部分写入方法包含以下步骤：在数据写入时段期间经由多个地址引脚的一部分来接收列地址指令及经由多个地址引脚的另一部分中的至少一个来接收操作码；根据操作码来判断用于传输输入数据的多个内部输入/输出线路的一部分；以及根据操作码来操作写入放大器电路以执行部分写入模式以根据列地址指令经由多个内部输入/输出线路的部分将输入数据写入至存储器组中。
[0016]基于以上，根据本专利技术的半导体存储器及其部分写入方法，半导体存储器能够执行部分写入模式以有效地减少由存储器写入操作造成的功耗。
[0017]为使前述内容更容易理解，如下详细描述随附有图式的若干实施例。
附图说明
[0018]包含随附图式以提供对本专利技术的进一步理解，且随附图式并入于本说明书中且构成本说明书的一部分。图式说明本专利技术的例示性实施例，并连同描述内容一起用以解释本
专利技术的原理。
[0019]图1为根据本专利技术的实施例的半导体存储器的功能方块图。
[0020]图2为根据本专利技术的实施例的以一般写入模式操作以执行数据写入的半导体存储器的存储器操作时序图。
[0021]图3为根据本专利技术的实施例的以部分写入模式操作以执行数据写入的半导体存储器的存储器操作时序图。
[0022]图4为根据本专利技术的另一实施例的以部分写入模式操作从而以实时方式执行数据写入的半导体存储器的存储器操作时序图。
[0023]图5为根据本专利技术的另一实施例的半导体存储器的功能方块图。
[0024]图6为根据本专利技术的实施例的部分写入方法的流程图。
[0025]【符号说明】
[0026]100、500:半导体存储器
[0027]101、501:控制逻辑
[0028]110、510、520:存储器组
[0029]111、511、521:感测放大器
[0030]112、512、522:列解码器
[0031]113、513、523:行解码器
[0032]131、531、541:写入放大器电路
[0033]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器，包括：存储器组；写入放大器电路，经由多个内部输入/输出线路来耦接至所述存储器组；多个输入/输出引脚，经由多个输入线路来耦接至所述写入放大器电路；以及多个地址引脚，用以在数据写入时段期间经由所述多个地址引脚的一部分来接收列地址指令且经由所述多个地址引脚的另一部分中的至少一个来接收操作码，其中所述半导体存储器根据所述操作码来判断用于传输输入数据的所述多个内部输入/输出线路的一部分，且根据所述操作码来操作所述写入放大器电路以执行一部分写入模式以便根据所述列地址指令经由所述多个内部输入/输出线路的所述部分将所述输入数据写入至所述存储器组中。2.如权利要求1所述的半导体存储器，还包括：控制逻辑，用以提供模式寄存器设置命令；地址寄存器，耦接至所述多个地址引脚，且用以接收所述列地址指令及所述操作码；以及模式寄存器，耦接至所述控制逻辑及所述地址寄存器，且用以接收由所述控制逻辑提供的所述模式寄存器设置命令，且输出模式选择信号；以及放大器控制器，耦接至所述模式寄存器及所述写入放大器电路，且用以接收所述模式选择信号以根据所述模式选择信号来控制所述写入放大器电路以执行所述部分写入模式。3.如权利要求2所述的半导体存储器，还包括：列地址锁存器，耦接至所述地址寄存器及所述写入放大器，且用以接收由所述地址寄存器提供的所述列地址指令及所述操作码，其中所述列地址锁存器将所述操作码提供至所述写入放大器电路，使得所述写入放大器电路由所述放大器控制器控制以经由所述多个内部输入/输出线路的所述部分将所述输入数据写入至所述存储器组中。4.如权利要求3所述的半导体存储器，还包括：列解码器，耦接至所述列地址锁存器及所述存储器组，其中所述列地址锁存器将所述列地址指令提供至所述列解码器，使得所述列解码器根据所述列地址指令来判断所述存储器组中的一部分写入区。5.如权利要求4所述的半导体存储器，还包括：行地址锁存器，耦接至所述地址寄存器；以及行解码器，耦接至所述行地址锁存器及所述存储器组，其中所述地址寄存器进一步用以经由所述地址引脚来接收行地址指令，且所述行地址锁存器用以接收由所述地址寄存器提供的所述行地址指令且将所述行地址指令输出至所述行解码器，使得所述列解码器及所述行解码器根据所述列地址指令及所述行地址指令来判断所述存储器组中的所述部分写入区。6.如权利要求5所述的半导体存储器，其中所述操作码包括特定部分写入指令，且所述放大器控制器进一步耦接至所述列地址锁存器，其中所述放大器控制器用以接收由所述列地址锁存器提供的所述特定部分写入指令以控制所述写入放大器电路来以实时方式执行所述部分写入模式。
7.如权利要求6所述的半导体存储器，其中所述特定部分写入指令为1位数据，且所述特定部分写入指令经由所述多个地址引脚的另一部分中的另一个接收。8.如权利要求1所述的半导体存储器，其中所述内部输入/输出线路经分类为多个输入/输出线路群组，且所述操作码包括N位数据，其中所述N为正整数，且所述写入放大器电路根据所述N位数据来选择所述多个输入/输出线路群组中的一个以经由所述多个输入/输出线路群组中的所述一个将所述输入数据写入至所述存储器组中。9.如权利要求1所述的半导体存储器，其中当所述多个地址引脚经由所述多个地址引脚来接收行地址指令时。10.如权利要求1所述的半导体存储器，其中所述多个地址引脚进一步用以经由所述多个地址引脚的所述部分来接收另一列地址指令，且所述多个地址引脚的另一部分中的所述至少一个在数据读取时段期间为未定义。11.如权利要求1所述的半导体存储器，还包括：一组选择引脚，用以接收一组选择指令；另一存储器组；以及另一写入放大器电路，经由其他多个内部输入/输出线路来耦接至所述另一存储器组，且经由所述多个输入线路来耦接至所述多个地址引脚，其中所述半导体存储器根据所述组选择指令来选择所述写入放大器电路或所述另一写入放大器电路以在所述存储器组或所述另一存储器组上执行部分写入，使得所述写入放大器电路或所述另一写入放大器电路经由所述多个...

【专利技术属性】
技术研发人员：小西康弘，越川康二，
申请(专利权)人：力晶积成电子制造股份有限公司，
类型：发明
国别省市：