一种减少二极管选通阵列寄生漏电的偏置方法技术

本发明专利技术涉及一种减少二极管选通阵列寄生漏电的偏置方法，所述二极管阵列包括十字交叉的至少两根位线和至少两根字线，所述位线和字线的交叉点处设置有二极管，对多根相邻位线施加选通信号，其他位线接地，将选通单元所在的字线接地，并对其他字线施加一个大于操作电压且小于二极管反向击穿电压的电压V

【技术实现步骤摘要】
一种减少二极管选通阵列寄生漏电的偏置方法


[0001]本专利技术涉及集成电路
，特别是涉及一种减少二极管选通阵列寄生漏电的偏置方法。

技术介绍

[0002]存储器是集成电路的重要组成部分，随着信息技术的不断发展，新推出的各种技术和产品对存储器的容量、速度、可靠性、嵌入式应用等方面提出更高要求。目前市场上的主流半导体存储器已经无法满足日益增长的各种新要求，特别是在现有的半导体工艺水平下，单纯的按比例缩小存储单元的尺寸，将产生很多可靠性问题，因此一些综合能力优秀的新型半导体存储器技术得到工业界和学术界大量的投入和研究。相变存储器、电阻存储器、铁电存储器、磁阻存储器是目前最有潜力的几种存储器。目前这些存储器已经开始逐渐替代传统存储器(DRAM、FLASH等)，占据了一部分市场份额。
[0003]二极管是各类新兴存储器的主流选通器件之一。与其他选通器相比，以二极管作为选通器的存储单元器件结构简单，单元面积小，易于集成，制造工艺也相对成熟，在未来超大容量嵌入式芯片市场有着不错的前景。二极管阵列主要由十字交叉的多根位线(Bit
‑
line，BL)、多根字线(Word
‑
line，WL)以及交叉点处的二极管构成。当选通阵列中选通某个二极管时，选通单元所在位线BL
n
施加操作电压进行读写操作，选通单元所在字线WL
n
接地用以流出操作电流，其他位线接地保证WL
n
上其他单元两端压降为0V(半选通)，其他字线施加较大电压V
p
(大于操作电压V
in
，小于二极管反向击穿电压)使其他大部分单元处于反向截止状态。
[0004]寄生三极管漏电现象是目前二极管阵列中最难解决的问题。选通阵列中，二极管处于正向导通时，导通电流大部分都来自于少子扩散运动，在N区主要是空穴扩散电流。空穴在扩散过程中与多子电子复合后转换为多子漂移电流。对于高密度存储阵列来说，字线上相邻二极管距离很近，少子空穴很容易扩散到非选通二极管，并产生反向漏电流I
c
，这一现象和三极管放大原理很像，称之为寄生三极管效应。随着存储器的密度越来越大，相邻单元之间间距越来越近，使用正常偏置方法时，寄生的PNP三极管会导致相邻位线(BL
n
‑1，BL
n+1
)的漏电会越来越大，并直接影响邻近半选通单元的存储状态。由于工艺、材料的特殊性，这种类型的漏电很难从根源上彻底解决。

技术实现思路

[0005]本专利技术所要解决的技术问题是提供一种减少二极管选通阵列寄生漏电的偏置方法，能够减少阵列寄生漏电，同时提高存储单元可靠性。
[0006]本专利技术解决其技术问题所采用的技术方案是：提供一种减少二极管选通阵列寄生漏电的偏置方法，所述二极管阵列包括十字交叉的至少两根位线和至少两根字线，所述位线和字线的交叉点处设置有二极管，对多根相邻位线施加选通信号，其他位线接地，将选通单元所在的字线接地，并对其他字线施加一个大于操作电压且小于二极管反向击穿电压的
电压V
p
，其中，所述选通单元位于同一根字线上。
[0007]在施加选通信号时对同一字线上2
n
个相邻的二极管同时施加选通信号，其中，n为正整数。
[0008]所述二极管阵列的位线和字线中间设置有一层存储介质。
[0009]所述选通信号由脉冲发生器提供。
[0010]所述选通信号为电流信号或电压信号。
[0011]所述二极管阵列通过叠加字线
‑
位线的形式形成三维堆叠结构。
[0012]有益效果
[0013]由于采用了上述的技术方案，本专利技术与现有技术相比，具有以下的优点和积极效果：本专利技术通过改进二极管选通阵列的写入数据方法，极大的降低或彻底消除相邻位线的寄生漏电流，保证邻近未选通存储单元不受漏电流干扰，使整个存储阵列可以正确的读写，并且可以单次写入多个数据，提高数据写入效率。
附图说明
[0014]图1是使用现有技术的偏置方法选通中间二极管的示意图；
[0015]图2是使用本专利技术的偏置方法选通多个二极管的示意图；
[0016]图3是现有技术中二极管阵列中存在的寄生漏电情况的示意图；
[0017]图4是采用本专利技术的偏置方法后两个二极管同时正向导通的情况示意图。
具体实施方式
[0018]下面结合具体实施例，进一步阐述本专利技术。应理解，这些实施例仅用于说明本专利技术而不用于限制本专利技术的范围。此外应理解，在阅读了本专利技术讲授的内容之后，本领域技术人员可以对本专利技术作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
[0019]本专利技术的实施方式涉及一种减少二极管选通阵列寄生漏电的偏置方法，其主要内容在于，对于一个十字交叉二极管选通阵列，同时对多根相邻位线施加选通电压V
in
，其他位线字线采用传统偏置不作改变，即选通单元所在字线WL
n
接地，其他位线接地，其他字线施加较大电压V
p
(大于操作电压V
in
，小于二极管反向击穿电压)。该方法在二极管选通的存储阵列里表现为，对同一字线上多个相邻存储单元(一般为2的正整数幂，2,4,8
…
)同时使用特定的电压或电流脉冲进行读写，其他位线字线的偏置电压保持不变，即多位同写。
[0020]要实现本实施方式至少需要以下几种基本器件：二极管阵列，所述二极管阵列包括十字交叉的至少两根位线和至少两根字线，所述位线和字线的交叉点处设置有二极管；至少一个可产生特定电压或电流脉冲的脉冲发生器。在十字交叉二极管阵列的位线和字线中间加上一层存储介质可以用来存储数据。脉冲发生器提供存储介质的读写脉冲以及二极管阵列的偏置电压。
[0021]图1为实现本方法的器件或系统结构，并使用正常偏置方法选通中间二极管。二极管选通存储阵列在二极管阵列的基础上增加了存储材料，用脉冲发生器为该存储阵列提供偏置电压。正常偏置方法为，选通单元所在位线BL
n
施加操作电压进行读写操作，选通单元所在字线WL
n
接地用以流出操作电流，其他位线接地保证WL
n
上其他单元两端压降为0V(半选
通)，其他字线施加较大电压V
p
(大于操作电压V
in
，小于二极管反向击穿电压)使其他大部分单元处于反向截止状态。电压大小由二极管特性曲线和存储材料属性决定，在这里V
in
为0V—2.7V，V
p
＝4V。此时操作电流将由BL
n
经过存储材料、二极管流向WL
n
，但由于寄生PNP三极管存在，同一字线WL
n
上邻近二极管会存在反向漏电流。
[0022]可以发现，当脉冲发生器为二极管阵列提供偏置时，选通电流将由选通位线BL
n...

【技术保护点】

【技术特征摘要】
1.一种减少二极管选通阵列寄生漏电的偏置方法，所述二极管阵列包括十字交叉的至少两根位线和至少两根字线，所述位线和字线的交叉点处设置有二极管，其特征在于，对多根相邻位线施加选通信号，其他位线接地，将选通单元所在的字线接地，并对其他字线施加一个大于操作电压且小于二极管反向击穿电压的电压V
p
，其中，所述选通单元位于同一根字线上。2.根据权利要求1所述的减少二极管选通阵列寄生漏电的偏置方法，其特征在于，在施加选通信号时对同一字线上2
n
个相邻的二极管同时施加选通信号，其中...

【专利技术属性】
技术研发人员：李阳，蔡道林，宋志棠，崔紫荆，李程兴，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：