半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法，其中制作半导体元件的方法为，首先形成一第一金属间介电层于基底上，然后形成第一金属内连线以及第二金属内连线于第一金属间介电层内，形成一通道层于第一金属内连线以及第二金属内连线上，形成一磁性隧道结(magnetic tunneling junction,MTJ)堆叠结构于通道层上，再去除MTJ堆叠结构以形成一MTJ。再去除MTJ堆叠结构以形成一MTJ。再去除MTJ堆叠结构以形成一MTJ。

【技术实现步骤摘要】
半导体元件及其制作方法


[0001]本专利技术涉及一种半导体元件及其制作方法，尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。

技术介绍

[0002]已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
[0003]上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electronic compass)零组件，用来提供使用者移动方位等资讯。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁性隧道结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。

技术实现思路

[0004]本专利技术一实施例公开一种制作半导体元件的方法。首先形成一第一金属间介电层于基底上，然后形成第一金属内连线以及第二金属内连线于第一金属间介电层内，形成一通道层于第一金属内连线以及第二金属内连线上，形成一磁性隧道结(magnetic tunneling junction,MTJ)堆叠结构于通道层上，再去除MTJ堆叠结构以形成一MTJ。
[0005]本专利技术另一实施例公开一种半导体元件，其主要包含第一金属内连线以及第二金属内连线设于基底上、一第一金属间介电层环绕第一金属内连线以及第二金属内连线、一通道层设于第一金属间介电层、第一金属内连线及第二金属内连线上且通道层侧壁包含一曲面以及一磁性隧道结(magnetic tunneling junction,MTJ)设于通道层上。
附图说明
[0006]图1至图6为本专利技术一实施例制作一MRAM单元的方式示意图；
[0007]图7为本专利技术一实施例的一MRAM单元的立体结构示意图；
[0008]图8为图7中沿着切线BB
’
的剖面示意图。
[0009]主要元件符号说明
[0010]12:基底
[0011]14:MRAM区域
[0012]16:层间介电层
[0013]18:金属内连线结构
[0014]20:金属内连线结构
[0015]22:金属间介电层
[0016]24:金属内连线
[0017]26:停止层
[0018]28:金属间介电层
[0019]30:金属内连线
[0020]32:金属内连线
[0021]34:阻障层
[0022]36:金属层
[0023]38:介电层
[0024]40:开口
[0025]42:通道层
[0026]44第一通道层
[0027]46:第二通道层
[0028]48:MTJ堆叠结构
[0029]50:硬掩模
[0030]52自由层
[0031]54:阻障层
[0032]56:固定层
[0033]58:MTJ
[0034]60:遮盖层
[0035]62:金属间介电层
[0036]64:停止层
[0037]66:金属间介电层
[0038]68:金属内连线
[0039]70:阻障层
[0040]72:金属层
[0041]74:停止层
具体实施方式
[0042]请参照图1至图6，图1至图6为本专利技术一实施例制作一半导体元件，或更具体而言一MRAM单元的方式示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一MRAM区域14以及一逻辑区域(图未示)。
[0043]基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayer dielectric,ILD)16等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型
(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层16可设于基底12上并覆盖MOS晶体管，且层间介电层16可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
[0044]然后于层间介电层16上依序形成金属内连线结构18、20电连接前述的接触插塞，其中金属内连线结构18包含一金属间介电层22以及金属内连线24镶嵌于金属间介电层22中，金属内连线结构20则包含一停止层26、一金属间介电层28以及多个金属内连线30、32镶嵌于停止层26与金属间介电层28中。
[0045]在本实施例中，金属内连线结构18中的各金属内连线24较佳包含一沟渠导体(trench conductor)，金属内连线结构20中的金属内连线30、32则包含接触洞导体(via conductor)。另外各金属内连线结构18、20中的各金属内连线24、30、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层22、28以及/或停止层26中并彼此电连接。例如各金属内连线24、30、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺乃本领域所熟知技术，在此不另加赘述。此外在本实例中金属内连线24中的金属层36较佳包含铜、金属内连线30、32中的金属层36则较佳包含钨、金属间介电层22、28较佳包含氧化硅或超低介电常数介电层、而停止层26则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(si本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制作半导体元件的方法，其特征在于，包含：形成第一金属间介电层于基底上；形成第一金属内连线以及第二金属内连线于该第一金属间介电层内；形成通道层于该第一金属内连线以及该第二金属内连线上；形成磁性隧道结(magnetic tunneling junction,MTJ)堆叠结构于该通道层上；以及去除该磁性隧道结堆叠结构以形成磁性隧道结。2.如权利要求1所述的方法，其中形成该通道层的方法包含：形成介电层于该第一金属间介电层上；去除该介电层以形成开口；形成第一通道层以及第二通道层于该开口内；以及平坦化该第一通道层以及该第二通道层。3.如权利要求2所述的方法，其中该第一通道层包含U形。4.如权利要求2所述的方法，另包含：形成该磁性隧道结堆叠结构于该第一通道层以及该第二通道层上；以及去除该磁性隧道结堆叠结构、该第二通道层以及该第一通道层。5.如权利要求2所述的方法，另包含于形成该磁性隧道结堆叠结构后去除该磁性隧道结堆叠结构、该第二通道层、该第一通道层以及该介电层。6.如权利要求2所述的方法，其中该第一通道层以及该第二通道层包含不同材料。7.如权利要求2所述的方法，其中该第一通道层以及该第二通道层包含不同蚀刻率。8.如权利要求2所述的方法，另包含：形成遮盖层于该磁性隧道结、该通道层以及该介电层上；以及形成第二金属间介电层于该遮盖层上。9.如权利要求8所述的方法，其中该遮盖层以及该介电层包含不同材料。10.如权利要求1所述的方法，其中该磁性隧道结包含：自由层，设于该...

【专利技术属性】
技术研发人员：王慧琳，陈纬，许博凯，王裕平，陈宏岳，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：