半导体结构及其形成方法技术

本申请提供一种半导体结构及其形成方法，所述半导体结构包括：半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域的半导体衬底顶面低于所述第二区域的半导体衬底顶面；栅介质层，分别位于所述第一区域和第二区域的半导体衬底表面，且第一区域栅介质层厚度大于第二区域栅介质层的厚度；金属栅，分别位于所述第一区域以及第二区域栅介质层表面；层间介质层，位于所述半导体衬底的第一区域和第二区域上且覆盖栅介质层和金属栅的侧壁。所述半导体结构及其制作方法克服了中压器件区域以及低压器件区域的半导体器件由于栅长以及栅介质层厚度差异产生的缺陷。长以及栅介质层厚度差异产生的缺陷。长以及栅介质层厚度差异产生的缺陷。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本申请涉及半导体
，具体地涉及一种半导体结构及其形成方法。

技术介绍

[0002]在集成电路中通常包含多种器件，比如高压器件，中压器件和低压器件，中压器件在集成电路中可作为源驱动器件(Source Driver)。中压器件的栅介质层厚度通常远大于低压器件的栅介质层厚度，在一些工艺中，中压器件的栅介质层厚度与低压器件的栅介质层厚度差可达到几百埃。而且，所述中压器件的最大栅长也远大于低压器件的最大栅长。
[0003]由于所述中压器件区域和低压器件区域栅介质层厚度和所述栅长设计上的差异，在后续介电层和金属栅的机械研磨工艺中会造成中压器件区域器件性能的缺陷，从而影响半导体器件的性能。
[0004]因此，为解决上述技术问题，有必要提出一种新的半导体结构及其制造方法。

技术实现思路

[0005]针对现有技术中中压器件区域性能产生缺陷的技术问题，本申请提供一种半导体结构及其形成方法，克服中压器件区域以及低压器件区域的半导体器件由于栅长以及栅介质层厚度差异产生的缺陷。
[0006]本申请的一方面提供一种半导体结构的形成方法，包括：
[0007]提供半导体衬底，所述半导体衬底包括第一区域和第二区域；刻蚀所述半导体衬底的第一区域，使所述第一区域和第二区域的半导体衬底表面形成高度差；分别在所述第一区域和所述第二区域的半导体衬底表面形成栅介质材料层，且第一区域栅介质材料层的厚度大于第二区域栅介质材料层的厚度，并在所述栅介质材料层表面形成伪栅极材料层；刻蚀所述伪栅极材料层以及所述栅介质材料层，在第一区域和第二区域上均形成伪栅极层和栅介质层，第一区域上的伪栅极层的顶部表面低于第二区域上的伪栅极层的顶部表面；在所述第一区域的伪栅极层的顶部表面形成阻挡层；形成所述阻挡层之后，在所述第一区域和第二区域上形成覆盖伪栅极层和栅介质层的侧壁的层间介质层；形成所述层间介质层之后，去除所述第一区域伪栅极层表面的阻挡层；去除所述第一区域和第二区域的伪栅极层之后，在所述栅介质层表面形成金属栅。
[0008]在本申请的一些实施例中，形成所述层间介质层的方法包括：在所述第一区域和第二区域的半导体衬底上形成覆盖伪栅极层和栅介质层的层间介质材料层，所述层间介质材料层的表面高于所述第二区域伪栅极层的表面；研磨所述层间介质材料层直至暴露出第二区域伪栅极层的表面，使层间介质材料层形成所述层间介质层。
[0009]在本申请的一些实施例中，刻蚀去除的所述第一区域的半导体衬底的厚度等于所述第一区域和第二区域栅介质材料层的厚度差与形成层间介质层之后剩余的所述阻挡层的厚度之和。
[0010]在本申请的一些实施例中，形成层间介质层之后剩余的所述阻挡层的厚度为60埃
至100埃。
[0011]在本申请的一些实施例中，采用干法刻蚀工艺刻蚀所述半导体衬底的第一区域，使所述第一区域和第二区域的半导体衬底表面形成高度差。
[0012]在本申请的一些实施例中，刻蚀去除的所述第一区域的半导体衬底的厚度为180埃至250埃。
[0013]在本申请的一些实施例中，所述第一区域的栅介质材料层的厚度为180埃至250埃，所述第二区域的栅介质材料层的厚度为5埃至15埃。
[0014]在本申请的一些实施例中，所述金属栅的材料包括铝。
[0015]在本申请的一些实施例中，所述第一区域栅介质层的顶面低于所述第二区域栅介质层的顶面。
[0016]在本申请的一些实施例中，所述半导体结构的形成方法还包括：在形成阻挡层之前，在所述第一区域和第二区域的所述伪栅极层的栅介质层两侧的半导体衬底中形成源掺杂层和漏掺杂层；在所述第一区域和第二区域的半导体衬底上、栅介质层的侧壁，以及伪栅极层的侧壁和顶部表面上形成金属硅化阻挡层，位于所述第一区域的伪栅极层上的金属硅化阻挡层构成所述阻挡层；去除所述源掺杂层和漏掺杂层表面的金属硅化阻挡层、以及位于第二区域伪栅极层上的金属硅化阻挡层之后，对所述源掺杂层和漏掺杂层执行金属硅化处理。
[0017]在本申请的一些实施例中，所述阻挡层的顶面高于所述第二区域伪栅极层的顶面。
[0018]另一方面，本申请还提供一种半导体结构，包括：半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域的半导体衬底顶面低于所述第二区域的半导体衬底顶面；栅介质层，分别位于所述第一区域和第二区域的半导体衬底表面，且第一区域栅介质层厚度大于第二区域栅介质层的厚度；金属栅，分别位于所述第一区域以及第二区域栅介质层表面；层间介质层，位于所述半导体衬底的第一区域和第二区域上且覆盖栅介质层和金属栅的侧壁。
[0019]在本申请的一些实施例中，所述第一区域的半导体衬底顶面低于所述第二区域的半导体衬底顶面180埃至250埃。
[0020]在本申请的一些实施例中，所述第一区域的栅介质材料层的厚度为180埃至250埃，所述第二区域的栅介质材料层的厚度为5埃至15埃。
[0021]在本申请的一些实施例中，所述金属栅的材料包括铝。
[0022]在本申请的一些实施例中，所述第一区域栅介质层的顶面低于所述第二区域栅介质层的顶面。
[0023]在本申请的一些实施例中，所述层间介质层表面与所述金属栅的顶面齐平。
[0024]本申请提供的半导体结构及其形成方法，首先刻蚀所述第一区域的半导体衬底，使所述第一区域和第二区域的半导体衬底表面形成高度差，所述的高度差大于所述第一区域和第二区域栅介质材料层的厚度差，从而确保在后续形成伪栅极材料层之后，所述第一区域的伪栅极材料层顶面依然低于所述第二区域的伪栅极材料层顶面，从而避免在后续的CMP工艺中研磨掉一部分第一区域的伪栅极层，从而影响最后形成的金属栅极的厚度，从而影响器件性能甚至导致第一区域的器件无法工作。
[0025]进一步，所述的半导体结构及其制作方法，在第一区域和第二区域都形成伪栅极层之后，在所述第一区域的伪栅极层表面形成阻挡层，所述阻挡层在后续的CMP工艺中作为第一区域伪栅极层的保护层，不仅避免第一区域的伪栅极层在CMP工艺中被去除掉一部分，并且在CMP工艺之后使所述第一区域剩余的阻挡层的顶面和第二区域的伪栅极层的顶面平齐，保证后续形成金属栅后所述第一区域和第二区域的金属栅表面也保持水平，避免影响第一区域和第二区域的器件性能。
[0026]更进一步，形成层间介质层之后，所述层间介质层表面与所述第二区域伪栅极层的顶面平齐，并且所述层间介质层表面与所述第一区域的阻挡层表面也平齐，也就是说所述第一区域的伪栅极层表面依然存在一层阻挡层，所述阻挡层由后续干法刻蚀去除，从而避免了CMP工艺中的残留物(比如SiN等)依然留存在第一区域的伪栅极层表面，从而导致器件缺陷。
附图说明
[0027]以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；刻蚀所述半导体衬底的第一区域，使所述第一区域和第二区域的半导体衬底表面形成高度差；分别在所述第一区域和所述第二区域的半导体衬底表面形成栅介质材料层，且第一区域栅介质材料层的厚度大于第二区域栅介质材料层的厚度，并在所述栅介质材料层表面形成伪栅极材料层；刻蚀所述伪栅极材料层以及所述栅介质材料层，在第一区域和第二区域上均形成伪栅极层和栅介质层，第一区域上的伪栅极层的顶部表面低于第二区域上的伪栅极层的顶部表面；在所述第一区域的伪栅极层的顶部表面形成阻挡层；形成所述阻挡层之后，在所述第一区域和第二区域上形成覆盖伪栅极层和栅介质层的侧壁的层间介质层；形成所述层间介质层之后，去除所述第一区域伪栅极层表面的阻挡层；去除所述第一区域和第二区域的伪栅极层之后，在所述栅介质层表面形成金属栅。2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述层间介质层的方法包括：在所述第一区域和第二区域的半导体衬底上形成覆盖伪栅极层和栅介质层的层间介质材料层，所述层间介质材料层的表面高于所述第二区域伪栅极层的表面；研磨所述层间介质材料层直至暴露出第二区域伪栅极层的表面，使层间介质材料层形成所述层间介质层。3.如权利要求2所述的半导体结构的形成方法，其特征在于，刻蚀去除的所述第一区域的半导体衬底的厚度等于所述第一区域和第二区域栅介质材料层的厚度差与形成层间介质层之后剩余的所述阻挡层的厚度之和。4.如权利要求2所述的半导体结构的形成方法，其特征在于，形成层间介质层之后剩余的所述阻挡层的厚度为60埃至100埃。5.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述半导体衬底的第一区域，使所述第一区域和第二区域的半导体衬底表面形成高度差。6.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀去除的所述第一区域的半导体衬底的厚度为180埃至250埃。7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域的栅介质材料层的厚度为180埃至250埃，所述第...

【专利技术属性】
技术研发人员：蔡巧明，魏兰英，
申请(专利权)人：中芯北方集成电路制造北京有限公司，
类型：发明
国别省市：