【技术实现步骤摘要】
本专利技术涉及半导体制造，尤其涉及一种测试结构及测试方法。
技术介绍
1、在半导体的生产工艺中，由于mos工艺或者cmos工艺制造的器件集成度的不断提高，半导体器件的小型化也正在面临着挑战。其中，随着封装工艺的不断发展，器件关键尺寸不断缩小，套刻(overlay，ovl)偏移在器件性能和工艺的影响越来越大。
2、现有技术对于各层ovl可通过adi和aei量测，但对于最终电性的差异无法确认，造成产线无法实现有效监控。由于工艺变化造成的ovl偏移会影响器件性能，尤其是对于poly-ct的ovl，若偏移则会严重影响产品，在后续的可靠性测试中出现失效。同时，在后续出现可靠性失效时，也无法通过电性测试确定poly-ct之间是否为ovl、位错、缺陷或金属离子或其他因素影响。
技术实现思路
1、本专利技术解决的技术问题是提供一种测试结构及测试方法，通过电性测试以监测第二测试体的偏移方向和偏移尺寸。
2、为解决上述问题，本专利技术的技术方案提供一种测试结构，包括：若干测试部，每个所述测试部分别包括：沿第一方向平行排布的第一测试体、第二测试体和第三测试体，所述第二测试体位于所述第一测试体和所述第三测试体之间，沿所述第一方向，所述第一测试体和所述第三测试体之间具有第一设计间距尺寸，所述第二测试体与所述第一测试体之间具有第二设计间距尺寸，所述第二测试体与所述第三测试体之间具有第三设计间距尺寸；与所述第二测试体电性连接的第一导电层；与所述第一导电层电性连接的第一测试板；分别与所述第
3、可选的，若干所述测试部的所述第二设计间距尺寸以固定步长尺寸递增。
4、可选的，若干所述测试部的所述第三设计间距尺寸以固定步长尺寸递减。
5、可选的，所述固定步长尺寸为：1纳米～3纳米。
6、可选的，若干所述测试部中存在一个所述测试部的所述第二设计间距尺寸和所述第三设计间距尺寸相等。
7、可选的，所述第一测试体和所述第三测试体包括：测试栅极。
8、可选的，所述测试栅极的材料包括：多晶硅。
9、可选的，所述第二测试体包括：测试接触插塞组，所述测试接触插塞组内具有若干沿第二方向排布的测试接触插塞，所述第一方向与所述第二方向垂直。
10、可选的，沿所述第一方向，所述测试栅极两侧具有若干源漏掺杂层，所述测试接触插塞组分别位于同一侧的所述若干所述源漏掺杂层电性连接。
11、相应的，本专利技术技术方案中还提供一种测试方法，包括：提供测试结构，所述测试结构包括：若干测试部，每个所述测试部分别包括：沿第一方向平行排布的第一测试体、第二测试体和第三测试体，所述第二测试体位于所述第一测试体和所述第三测试体之间，沿所述第一方向，所述第一测试体和所述第三测试体之间具有第一设计间距尺寸，所述第二测试体与所述第一测试体之间具有第二设计间距尺寸，所述第二测试体与所述第三测试体之间具有第三设计间距尺寸；与所述第二测试体电性连接的第一导电层；与所述第一导电层电性连接的第一测试板；分别与所述第一测试体和所述第三测试体电性连接的若干导电插塞；分别与若干所述导电插塞电性连接的第二导电层；与所述第二导电层电性连接的第二测试板；其中，若干所述测试部中的所述第一设计间距尺寸相等，若干所述测试部中的所述第二设计间距尺寸不相等，以及若干所述测试部中的所述第三设计间距尺寸不相等；通过所述第一测试板和所述第二测试板对每个所述测试部进行击穿电压测试，获取每个所述测试部的测量击穿电压值。
12、可选的，若干所述测试部的所述第二设计间距尺寸以固定步长尺寸递增。
13、可选的，若干所述测试部的所述第三设计间距尺寸以固定步长尺寸递减。
14、可选的，所述固定步长尺寸为：1纳米～3纳米。
15、可选的，若干所述测试部中存在一个所述测试部的所述第二设计间距尺寸和所述第三设计间距尺寸相等。
16、可选的，所述第一测试体和所述第三测试体包括：测试栅极。
17、可选的，所述测试栅极的材料包括：多晶硅。
18、可选的，所述第二测试体包括：测试接触插塞组，所述测试接触插塞组内具有若干沿第二方向排布的测试接触插塞，所述第一方向与所述第二方向垂直。
19、可选的，沿所述第一方向，所述测试栅极两侧具有若干源漏掺杂层，所述测试接触插塞组分别位于同一侧的所述若干所述源漏掺杂层电性连接。
20、与现有技术相比，本专利技术的技术方案具有以下优点：
21、本专利技术技术方案的测试结构中，若干所述测试部中的所述第一设计间距尺寸相等，若干所述测试部中的所述第二设计间距尺寸不相等，以及若干所述测试部中的所述第三设计间距尺寸不相等。通过所述第一测试板和所述第二测试板对每个所述测试部进行击穿电压测试，获取每个所述测试部的测量击穿电压值。通过若干所述测试部的测量击穿电压值、以及对应的所述第二设计间距尺寸和所述第三设计间距尺寸，由此推断出所述第二测试体的偏移方向和偏移尺寸。利用所述测试结构在分析失效时，通过分析i-v曲线，可快速找到原因，排除干扰因素(位错，缺陷或金属离子等)带来的击穿电压变化，推动问题精准高效分析。
22、本专利技术技术方案的测试方法中，若干所述测试部中的所述第一设计间距尺寸相等，若干所述测试部中的所述第二设计间距尺寸不相等，以及若干所述测试部中的所述第三设计间距尺寸不相等；通过所述第一测试板和所述第二测试板对每个所述测试部进行击穿电压测试，获取每个所述测试部的测量击穿电压值。通过若干所述测试部的测量击穿电压值、以及对应的所述第二设计间距尺寸和所述第三设计间距尺寸，由此推断出所述第二测试体的偏移方向和偏移尺寸。利用所述测试结构在分析失效时，通过分析i-v曲线，可快速找到原因，排除干扰因素(位错，缺陷或金属离子等)带来的击穿电压变化，推动问题精准高效分析。
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1.一种测试结构，其特征在于，包括：
2.如权利要求1所述的测试结构，其特征在于，若干所述测试部的所述第二设计间距尺寸以固定步长尺寸递增。
3.如权利要求1所述的测试结构，其特征在于，若干所述测试部的所述第三设计间距尺寸以固定步长尺寸递减。
4.如权利要求2或3所述的测试结构，其特征在于，所述固定步长尺寸为：1纳米～3纳米。
5.如权利要求1所述的测试结构，其特征在于，若干所述测试部中存在一个所述测试部的所述第二设计间距尺寸和所述第三设计间距尺寸相等。
6.如权利要求1所述的测试结构，其特征在于，所述第一测试体和所述第三测试体包括：测试栅极。
7.如权利要求6所述的测试结构，其特征在于，所述测试栅极的材料包括：多晶硅。
8.如权利要求6所述的测试结构，其特征在于，所述第二测试体包括：测试接触插塞组，所述测试接触插塞组内具有若干沿第二方向排布的测试接触插塞，所述第一方向与所述第二方向垂直。
9.如权利要求8所述的测试结构，其特征在于，沿所述第一方向，所述测试栅极两侧具有若干源漏掺杂层，所
10.一种测试方法，其特征在于，包括：
11.如权利要求10所述的测试方法，其特征在于，若干所述测试部的所述第二设计间距尺寸以固定步长尺寸递增。
12.如权利要求10所述的测试方法，其特征在于，若干所述测试部的所述第三设计间距尺寸以固定步长尺寸递减。
13.如权利要求11或12所述的测试方法，其特征在于，所述固定步长尺寸为：1纳米～3纳米。
14.如权利要求10所述的测试方法，其特征在于，若干所述测试部中存在一个所述测试部的所述第二设计间距尺寸和所述第三设计间距尺寸相等。
15.如权利要求10所述的测试方法，其特征在于，所述第一测试体和所述第三测试体包括：测试栅极。
16.如权利要求15所述的测试方法，其特征在于，所述测试栅极的材料包括：多晶硅。
17.如权利要求15所述的测试方法，其特征在于，所述第二测试体包括：测试接触插塞组，所述测试接触插塞组内具有若干沿第二方向排布的测试接触插塞，所述第一方向与所述第二方向垂直。
18.如权利要求17所述的测试方法，其特征在于，沿所述第一方向，所述测试栅极两侧具有若干源漏掺杂层，所述测试接触插塞组分别位于同一侧的所述若干所述源漏掺杂层电性连接。
...【技术特征摘要】
1.一种测试结构，其特征在于，包括：
2.如权利要求1所述的测试结构，其特征在于，若干所述测试部的所述第二设计间距尺寸以固定步长尺寸递增。
3.如权利要求1所述的测试结构，其特征在于，若干所述测试部的所述第三设计间距尺寸以固定步长尺寸递减。
4.如权利要求2或3所述的测试结构，其特征在于，所述固定步长尺寸为：1纳米～3纳米。
5.如权利要求1所述的测试结构，其特征在于，若干所述测试部中存在一个所述测试部的所述第二设计间距尺寸和所述第三设计间距尺寸相等。
6.如权利要求1所述的测试结构，其特征在于，所述第一测试体和所述第三测试体包括：测试栅极。
7.如权利要求6所述的测试结构，其特征在于，所述测试栅极的材料包括：多晶硅。
8.如权利要求6所述的测试结构，其特征在于，所述第二测试体包括：测试接触插塞组，所述测试接触插塞组内具有若干沿第二方向排布的测试接触插塞，所述第一方向与所述第二方向垂直。
9.如权利要求8所述的测试结构，其特征在于，沿所述第一方向，所述测试栅极两侧具有若干源漏掺杂层，所述测试接触插塞组分别位于同一侧的所述若干所述源漏掺杂层电性连接。
10.一种测...
【专利技术属性】
技术研发人员：马凯瑞，陶东言，
申请(专利权)人：中芯北方集成电路制造北京有限公司，
类型：发明
国别省市：
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