半导体结构及半导体结构的制作方法技术

本发明专利技术实施例属于半导体制造技术领域，具体涉及一种半导体结构及半导体结构的制作方法。本发明专利技术实施例用以解决相关技术中半导体结构传输速度较低的问题。栅极结构设置在所述基底内部且位于源区和漏区之间，源区和漏区之间形成第一沟道结构和第二沟道结构，并且第一沟道结构和第二沟道结构设置于栅极结构的相对两侧，相比于将栅极设置在基底的表面上，本发明专利技术实施例中的导电沟道结构增多，从而提高了半导体结构的传输速度，提高了半导体器件性能。提高了半导体器件性能。提高了半导体器件性能。

【技术实现步骤摘要】
半导体结构及半导体结构的制作方法


[0001]本专利技术实施例涉及半导体制造
，尤其涉及一种半导体结构及半导体结构的制作方法。

技术介绍

[0002]存储器、控制器等电子设备上通常设置有半导体结构，半导体结构包括MOS管，MOS管用于实现开关、放大等功能。相关技术中，MOS管全称为金属氧化物半导体场效应管，包括形成于基底以及栅极，其中，基底上具有间隔设置的源区和漏区，栅极设置在基底的表面上，并且栅极在基底上的投影位于源区和漏区之间；以使得源区和漏区之间构成沟道结构。
[0003]相关技术中，栅极位于基底的表面上，源区和漏区之间构成沟道结构，导致半导体结构传输速度较低，半导体结构的性能不足。

技术实现思路

[0004]本专利技术实施例提供一种半导体结构及半导体结构的制作方法，用以解决相关技术中半导体结构传输速度较低的问题。
[0005]一方面，本专利技术实施例提供一种半导体结构，包括：
[0006]基底，所述基底内具有间隔设置的源区和漏区；
[0007]栅极结构，设置在所述基底内部且位于所述源区和漏区之间；
[0008]其中，所述源区和所述漏区之间形成第一沟道结构和第二沟道结构，所述第一沟道结构和所述第二沟道结构设置于所述栅极结构的相对两侧。
[0009]在一种可实现的方式中，所述基底具有预设表面，所述源区和所述漏区沿所述预设表面向所述基底内延伸。
[0010]在一种可实现的方式中，所述预设表面上、且位于所述源区和所述漏区之间的位置设置有凹槽，所述栅极结构设置在所述凹槽内；所述凹槽内填充有半导体填充物，所述半导体填充物位于所述栅极结构背离所述凹槽槽底的一侧。
[0011]在一种可实现的方式中，所述栅极结构包括导电层、以及覆盖在所述导电层上的第一绝缘层和第二绝缘层，所述第一绝缘层和所述第二绝缘层相对设置；所述导电层、所述第一绝缘层与所述源区、所述漏区之间形成所述第一沟道结构，所述导电层、所述第二绝缘层与所述源区、所述漏区之间形成所述第二沟道结构。
[0012]在一种可实现的方式中，所述栅极结构还包括第三绝缘层和第四绝缘层，所述第三绝缘层与所述源区接合，所述第四绝缘层与所述漏区接合。
[0013]在一种可实现的方式中，所述第一绝缘层、所述第二绝缘层、所述第三绝缘层以及所述第四绝缘层为一体结构。
[0014]在一种可实现的方式中，所述半导体填充物包括多晶硅填充物和单晶硅填充物。
[0015]在一种可实现的方式中，还包括隔离层、源区插塞以及漏区插塞，所述隔离层覆盖所述基底，所述源区插塞和所述漏区插塞贯穿所述隔离层，所述源区插塞与所述源区接合，
所述漏区插塞与所述漏区接合。
[0016]在一种可实现的方式中，所述源区插塞部分插设在所述源区内部，所述漏区插塞部分插设在所述漏区内部。
[0017]另一方面，本专利技术实施例提供一种半导体结构的制作方法，包括：
[0018]提供基底；
[0019]形成栅极结构，其位于所述基底内部；
[0020]形成源区和漏区，所述栅极结构位于所述源区和所述漏区之间，以使所述源区和所述漏区之间形成第一沟道结构和第二沟道结构，所述第一沟道结构和所述第二沟道结构设置于所述栅极结构的相对两侧。
[0021]在一种可实现的方式中，形成所述栅极结构包括：
[0022]形成凹槽，所述凹槽由所述基底沿预设表面向内延伸；
[0023]形成中间绝缘层，所述中间绝缘层覆盖所述凹槽的侧面和槽底；
[0024]形成导电层，所述导电层位于所述凹槽内；
[0025]去除部分所述中间绝缘层，保留与所述导电层接触的所述中间层；
[0026]形成第一绝缘层，所述第一绝缘层覆盖所述导电层背离所述凹槽槽底的侧面；
[0027]形成半导体填充物，所述半导体填充物填充所述凹槽。
[0028]在一种可实现的方式中，形成所述源区包括：
[0029]形成第一掩膜层，所述第一掩膜层上具有第一孔洞；
[0030]注入第一离子，以使形成与所述第一孔洞正对的、且由所述预设表面向所述基底内部延伸的所述源区。
[0031]在一种可实现的方式中，形成所述漏区包括：
[0032]形成第二掩膜层，所述第二掩膜层上具有第二孔洞；
[0033]注入第二离子，以使形成与所述第二孔洞正对的、且由所述预设表面向所述基底内部延伸的所述漏区。
[0034]在一种可实现的方式中，所述半导体结构的制作方法还包括：
[0035]形成隔离层，所述隔离层覆盖所述预设表面；
[0036]形成第一插塞孔和第二插塞孔，所述第一插塞孔的孔底与所述源区接合，所述第二插塞孔的孔底与所述漏区接合；
[0037]形成源区插塞和漏区插塞，所述源区插塞填充在所述第一插塞孔内，所述漏区插塞填充在所述第二插塞孔内。
[0038]在一种可实现的方式中，形成所述第一插塞孔和所述第二插塞孔包括：所述第一插塞孔的孔底位于所述源区内，所述第二插塞孔的孔底位于所述漏区内。
[0039]本专利技术实施例提供的半导体结构及半导体结构的制作方法中，栅极结构设置在所述基底内部且位于源区和漏区之间，源区和漏区之间形成第一沟道结构和第二沟道结构，并且第一沟道结构和第二沟道结构设置于栅极结构的相对两侧，相比于将栅极设置在基底的表面上，本专利技术实施例中的导电沟道结构增多，从而提高了半导体结构的传输速度，提高了半导体器件性能。
附图说明
[0040]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0041]图1为相关技术提供的一种半导体结构的剖面示意图；
[0042]图2为本专利技术实施例提供的一种半导体结构的剖面示意图；
[0043]图3为本专利技术实施例提供的一种半导体结构的制作方法的流程示意图；
[0044]图4为本专利技术实施例提供的一种半导体结构的基底的剖面示意图；
[0045]图5为本专利技术实施例提供的一种半导体结构的在基底形成凹槽的剖面示意图；
[0046]图6为本专利技术实施例提供的一种半导体结构的形成中间绝缘层的剖面示意图；
[0047]图7为本专利技术实施例提供的一种半导体结构的形成导电层的剖面示意图；
[0048]图8为本专利技术实施例提供的一种半导体结构的形成中间层的剖面示意图；
[0049]图9为本专利技术实施例提供的一种半导体结构的形成第一绝缘层的剖面示意图；
[0050]图10为本专利技术实施例提供的一种半导体结构的形成半导体填充物的剖面示意图；
[0051]图11为本专利技术实施例提供的一种半导体结构的形成浅沟槽隔离部的剖面示意图；
[0052]图12为本专利技术实施例提供的一种半本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，所述基底内具有间隔设置的源区和漏区；栅极结构，设置在所述基底内部且位于所述源区和漏区之间；其中，所述源区和所述漏区之间形成第一沟道结构和第二沟道结构，所述第一沟道结构和所述第二沟道结构设置于所述栅极结构的相对两侧。2.根据权利要求1所述的半导体结构，其特征在于，所述基底具有预设表面，所述源区和所述漏区沿所述预设表面向所述基底内延伸。3.根据权利要求2所述的半导体结构，其特征在于，所述预设表面上、且位于所述源区和所述漏区之间的位置设置有凹槽，所述栅极结构设置在所述凹槽内；所述凹槽内填充有半导体填充物，所述半导体填充物位于所述栅极结构背离所述凹槽槽底的一侧。4.根据权利要求1所述的半导体结构，其特征在于，所述栅极结构包括导电层、以及覆盖在所述导电层上的第一绝缘层和第二绝缘层，所述第一绝缘层和所述第二绝缘层相对设置；所述导电层、所述第一绝缘层与所述源区、所述漏区之间形成所述第一沟道结构，所述导电层、所述第二绝缘层与所述源区、所述漏区之间形成所述第二沟道结构。5.根据权利要求4所述的半导体结构，其特征在于，所述栅极结构还包括第三绝缘层和第四绝缘层，所述第三绝缘层与所述源区接合，所述第四绝缘层与所述漏区接合。6.根据权利要求5所述的半导体结构，其特征在于，所述第一绝缘层、所述第二绝缘层、所述第三绝缘层以及所述第四绝缘层为一体结构。7.根据权利要求4所述的半导体结构，其特征在于，所述半导体填充物包括多晶硅填充物和单晶硅填充物。8.根据权利要求1所述的半导体结构，其特征在于，还包括隔离层、源区插塞以及漏区插塞，所述隔离层覆盖所述基底，所述源区插塞和所述漏区插塞贯穿所述隔离层，所述源区插塞与所述源区接合，所述漏区插塞与所述漏区接合。9.根据权利要求8所述的半导体结构，其特征在于，所述源区插塞部分插设在所述源区内部，所述漏区插塞部分插设在所述漏区内部。10.一种半导体...

【专利技术属性】
技术研发人员：孙雨萌，全钟声，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：