半导体存储装置制造方法及图纸

本发明专利技术的实施方式提供一种可靠性高的半导体存储装置。实施方式的半导体存储装置具备半导体衬底、存储单元阵列、以及第1及第2配线。半导体衬底具备第1区域～第3区域及第4区域～第6区域。存储单元阵列具备：多个第1导电层，在第1区域至第3区域中在第2方向延伸且在第1方向积层；第1及第2半导体层，设置在第1及第3区域，在第1方向延伸，且与多个第1导电层对向；第1及第2接点，设置在第4及第6区域，在第1方向延伸；及第3半导体层，设置在第5区域，在第1方向延伸。第1配线在第1区域及第4区域中连接于第1半导体层及第2接点。第2配线在第3区域及第6区域中连接于第2半导体层及第3接点。域中连接于第2半导体层及第3接点。域中连接于第2半导体层及第3接点。

【技术实现步骤摘要】
半导体存储装置
[0001][相关申请案][0002]本申请案享有以日本专利申请案2020-45861号(申请日：2020年3月16日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。


[0003]本实施方式涉及一种半导体存储装置。

技术介绍

[0004]已知一种半导体存储装置，其具备：半导体衬底；存储单元阵列层，在与半导体衬底的表面交叉的第1方向上与半导体衬底相隔配置；第1配线层，在第1方向上与存储单元阵列层相隔配置，相比于存储单元阵列层，距半导体衬底的距离较大。

技术实现思路

[0005]实施方式提供一种可靠性高的半导体存储装置。
[0006]一实施方式的半导体存储装置具备：半导体衬底；存储单元阵列，在与半导体衬底的表面交叉的第1方向上与半导体衬底相隔配置；以及第1及第2配线，配置在存储单元阵列的第1方向，相比于存储单元阵列，距半导体衬底的距离较大。半导体衬底具备在与第1方向交叉的第2方向依次排列的第1区域～第3区域以及在第2方向依次排列的第4区域～第6区域。在与第1方向及第2方向交叉的第3方向上，第4区域与第1区域相邻，第5区域与第2区域相邻，第6区域与第3区域相邻。存储单元阵列具备：多个第1导电层，在第2方向从第1区域经由第2区域延伸至第3区域，与多个第1绝缘层在第1方向交替积层；多个第2绝缘层，在第2方向从第4区域经由第5区域延伸至第6区域，与多个第1绝缘层在第1方向交替积层；第1半导体层，设置在第1区域，在第1方向延伸，且与多个第1导电层对向；第2半导体层，设置在第3区域，在第1方向延伸，且与多个第1导电层对向；第1接点，设置在第4区域，在第1方向延伸，且与多个第2绝缘层对向；第3半导体层，设置在第5区域，在第1方向延伸，且与多个第2绝缘层对向；及第2接点，设置在第6区域，在第1方向延伸，且与多个第2绝缘层对向。第1配线在第1区域及第4区域中在第3方向延伸，电连接于第1半导体层，且连接于第1接点。第2配线在第3区域及第6区域中在第3方向延伸，电连接于第2半导体层，且连接于第2接点。
[0007]一实施方式的半导体存储装置具备：半导体衬底；存储单元阵列，在与半导体衬底的表面交叉的第1方向上与半导体衬底相隔配置；以及第1及第2配线，配置在存储单元阵列的第1方向，相比于存储单元阵列，距半导体衬底的距离较大。半导体衬底具备在与第1方向交叉的第2方向依次排列的第1区域～第3区域以及在第2方向依次排列的第4区域～第6区域。在与第1方向及第2方向交叉的第3方向上，第4区域与第1区域相邻，第5区域与第2区域相邻，第6区域与第3区域相邻。存储单元阵列具备：多个第1导电层，在第2方向从第1区域经由第2区域延伸至第3区域，与多个第1绝缘层在第1方向交替积层；多个第2绝缘层，设置在第4区域及第6区域，与多个第1绝缘层在第1方向交替积层；多个第3导电层，设置在第5区
域，与多个第1绝缘层在第1方向交替积层；第1半导体层，设置在第1区域，在第1方向延伸，且与多个第1导电层对向；第2半导体层，设置在第3区域，在第1方向延伸，且与多个第1导电层对向；第1接点，设置在第4区域，在第1方向延伸，且与多个第2绝缘层对向；第3半导体层，设置在第5区域，在第1方向延伸，且与多个第3导电层对向；及第2接点，设置在第6区域，在第1方向延伸，且与多个第2绝缘层对向。第1配线在第1区域及第4区域中在第3方向延伸，电连接于第1半导体层，且连接于第1接点。第2配线在第3区域及第6区域中在第3方向延伸，电连接于第2半导体层，且连接于第2接点。
[0008]一实施方式的半导体存储装置具备：半导体衬底；存储单元阵列，在与半导体衬底的表面交叉的第1方向上与半导体衬底相隔配置；第1及第2配线，配置在存储单元阵列的第1方向，相比于存储单元阵列，距半导体衬底的距离较大；及第5配线，在第1方向上与存储单元阵列相隔配置，相比于存储单元阵列，距半导体衬底的距离较小。半导体衬底具备在与第1方向交叉的第2方向依次排列的第1区域～第3区域以及在第2方向依次排列的第4区域～第6区域。在与第1方向及第2方向交叉的第3方向上，第4区域与第1区域相邻，第5区域与第2区域相邻，第6区域与第3区域相邻。存储单元阵列具备：多个第1导电层，在第2方向从第1区域经由第2区域延伸至第3区域，与多个第1绝缘层在第1方向交替积层；多个第2绝缘层，在第2方向从第4区域经由第5区域延伸至第6区域，与多个第1绝缘层在第1方向交替积层；第1半导体层，设置在第1区域，在第1方向延伸，且与多个第1导电层对向；第2半导体层，设置在第3区域，在第1方向延伸，且与多个第1导电层对向；第1接点，设置在第4区域，在第1方向延伸，且与多个第2绝缘层对向；第2接点，设置在第6区域，在第1方向延伸，且与多个第2绝缘层对向；及第2导电层，设置在多个第1导电层与半导体衬底之间，具有第1部分及第2部分。第2导电层的第1部分在第2方向从第1区域经由第2区域延伸至第3区域，在第1区域中连接于第1半导体层，在第3区域中连接于第2半导体层。第2导电层的第2部分从第2区域突出至第5区域。第1配线在第1区域及第4区域中在第3方向延伸，电连接于第1半导体层，且连接于第1接点。第2配线在第3区域及第6区域中在第3方向延伸，电连接于第2半导体层，且连接于第2接点。第5配线将第2导电层的第2部分与半导体衬底电连接。
附图说明
[0009]图1是表示第1实施方式的存储器系统10的构成的示意性框图。
[0010]图2是表示第1实施方式的存储器系统10的构成例的示意性侧视图。
[0011]图3是表示第1实施方式的存储器系统10的构成例的示意性俯视图。
[0012]图4是表示第1实施方式的存储器裸片MD的构成的示意性框图。
[0013]图5是表示第1实施方式的存储器裸片MD的一部分构成的示意性电路图。
[0014]图6是存储器裸片MD的示意性俯视图。
[0015]图7是存储器裸片MD的示意性剖视图。
[0016]图8是图6的A所示部分的示意性放大图。
[0017]图9是图8的B所示部分的示意性放大图。
[0018]图10是将图9所示的构造沿C-C'线切断后沿箭头方向观察到的示意性剖视图。
[0019]图11是将图9所示的构造沿D-D'线切断后沿箭头方向观察到的示意性剖视图。
[0020]图12是图10的E所示部分的示意性放大图。
[0021]图13是图6的F所示部分的示意性放大图。
[0022]图14是图13的G所示部分的示意性放大图。
[0023]图15是将图13所示的构造沿H-H'线切断后沿箭头方向观察到的示意性剖视图。
[0024]图16是图13的I所示部分的示意性放大图。
[0025]图17是图16的J1所示部分及J2所示部分的示意性放大图。
[0026]图18是将图13所示的构造沿K-K'线切断后沿箭头方向观察到的示意性剖视图。
[0027]图19本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，其特征在于包括：半导体衬底；存储单元阵列，在与所述半导体衬底的表面交叉的第1方向上与所述半导体衬底相隔配置；以及第1及第2配线，配置在所述存储单元阵列的所述第1方向，且相比于所述存储单元阵列，距所述半导体衬底的距离较大；所述半导体衬底包括：在与所述第1方向交叉的第2方向上依次排列的第1区域～第3区域，以及在所述第2方向上依次排列的第4区域～第6区域；在与所述第1方向及所述第2方向交叉的第3方向上，所述第4区域与所述第1区域相邻，所述第5区域与所述第2区域相邻，所述第6区域与所述第3区域相邻；所述存储单元阵列包括：多个第1导电层，在所述第2方向，从所述第1区域经由所述第2区域延伸到所述第3区域，与多个第1绝缘层在所述第1方向交替积层；多个第2绝缘层，在所述第2方向，从所述第4区域经由所述第5区域延伸到所述第6区域，与所述多个第1绝缘层在所述第1方向交替积层；第1半导体层，设置在所述第1区域，在所述第1方向延伸，且与所述多个第1导电层对向；第2半导体层，设置在所述第3区域，在所述第1方向延伸，且与所述多个第1导电层对向；第1接点，设置在所述第4区域，在所述第1方向延伸，且与所述多个第2绝缘层对向；第3半导体层，设置在所述第5区域，在所述第1方向延伸，且与所述多个第2绝缘层对向；以及第2接点，设置在所述第6区域，在所述第1方向延伸，且与所述多个第2绝缘层对向；所述第1配线在所述第1区域及所述第4区域中在所述第3方向延伸，电连接于所述第1半导体层，且连接于所述第1接点；第2配线在所述第3区域及所述第6区域中在所述第3方向上延伸，电连接于所述第2半导体层，且连接于所述第2接点。2.根据权利要求1所述的半导体存储装置，其特征在于：所述第1半导体层包括：第1部分，在所述第1方向延伸；以及第2部分，设置在所述第1部分与所述第1配线之间，在所述第1方向延伸；所述第3半导体层包括：第3部分，在所述第1方向延伸；以及第4部分，配置在所述第3部分的第1方向，相比于所述第3部分，距所述半导体衬底的距离较大，且在所述第1方向延伸。3.根据权利要求2所述的半导体存储装置，其特征在于：如果将所述第1半导体层的所述第1部分在所述第2方向或所述第3方向的任一个方向
上的宽度设为第1宽度，将所述第1半导体层的所述第2部分在所述任一个方向上的宽度设为第2宽度，将所述第3半导体层的所述第3部分在所述任一个方向上的宽度设为第3宽度，将所述第3半导体层的所述第4部分在所述任一个方向上的宽度设为第4宽度，那么，所述第4宽度大于所述第1宽度，大于所述第2宽度，且大于所述第3宽度。4.根据权利要求2所述的半导体存储装置，其特征在于：如果将所述第1半导体层的所述第1部分的中心轴与所述第2部分的中心轴在所述第2方向或所述第3方向的任一个方向上的距离设为第1距离，将所述第3半导体层的所述第3部分的中心轴与所述第4部分的中心轴在所述任一个方向上的距离设为第2距离，那么，所述第2距离大于所述第1距离。5.根据权利要求1所述的半导体存储装置，其特征在于：如果将所述第1半导体层在所述第2方向或所述第3方向的任一个方向上的宽度设为第5宽度，将所述第3半导体层在所述任一个方向上的宽度设为第6宽度，那么，所述第6宽度与所述第5宽度不同。6.根据权利要求1所述的半导体存储装置，其特征在于包括：第3接点，将所述第1配线与所述第1半导体层连接；及第4接点，将所述第2配线与所述第2半导体层连接。7.根据权利要求1所述的半导体存储装置，其特征在于还包括：第5接点，所述第5接点设置在所述第2区域，在所述第1方向延伸，且与所述多个第2绝缘层对向。8.根据权利要求1所述的半导体存储装置，其特征在于：所述半导体衬底还包括在所述第2方向上依次排列的第7区域～第9区域，在所述第3方向上，所述第4区域与所述第7区域相邻，所述第5区域与所述第8区域相邻，所述第6区域与所述第9区域相邻；所述存储单元阵列还包括：多个第4导电层，在所述第2方向，上从所述第7区域经由所述第8区域延伸到所述第9区域，与多个第3绝缘层在所述第1方向交替积层；第4半导体层，设置在所述第7区域，在所述第1方向延伸，且与所述多个第4导电层对向；以及第5半导体层，设置在所述第9区域，在所述第1方向延伸，且与所述多个第4导电层对向。9.根据权利要求8所述的半导体存储装置，其特征在于还包括：第3及第4配线，配置在所述存储单元阵列的所述第1方向，且相比于所述存储单元阵列，距所述半导体衬底的距离较大；第6接点，将所述第3配线与所述第4半导体层连接；以及第7接点，将所述第4配线与所述第...

【专利技术属性】
技术研发人员：白井开渡，石原英惠，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：