3D存储器件及其制造方法技术

本申请公开了一种3D存储器件及其制造方法，该制造方法包括：在衬底上形成叠层结构，包括交替堆叠的层间牺牲层与介质层；在叠层结构表面形成掩模层；基于掩模层刻蚀叠层结构以形成多个台阶，至少层间牺牲层的侧壁被暴露；在牺牲层的侧壁形成隔离部，隔离部与介质层将层间牺牲层包围；以及采用刻蚀剂去除掩模层。该制造方法通过利用隔离部与介质层构成包围层间牺牲层，从而达到了在去除掩模层的过程中，保护层间牺牲层的目的。

【技术实现步骤摘要】
3D存储器件及其制造方法
本专利技术涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
技术介绍
半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。在形成3D存储器件的台阶结构时，需要利用掩模层，在形成台阶结构之后，需要将掩模层去除。在现有技术中，通常采用硫酸与双氧水混合体系(SPM)对掩模层进行刻蚀，然而，使用SPM去除掩模层不仅效率慢，还会对层间牺牲层造成损伤，不利于大批量生产与后续制造过程。因此，希望进一步改进3D存储器件的制造工艺，从而提高3D存储器件的良率。
技术实现思路
本专利技术的目的是提供一种改进的3D存储器件及其制造方法，通过利用隔离部与介质层构成包围层间牺牲层，从而达到了在去除掩模层的过程中，保护层间牺牲层的目的。根据本专利技术的一方面，提供了一种3D存储器件的制造方法，包括：在衬底上形成叠层结构，包括交替堆叠的层间牺牲层与介质层；在所述叠层结构表面形成掩模层；基于所述掩模层刻蚀所述叠层结构以形成多个台阶，至少所述层间牺牲层的侧壁被暴露；在所述牺牲层的侧壁形成隔离部，所述隔离部与所述介质层将所述层间牺牲层包围；以及采用刻蚀剂去除所述掩模层。可选地，在去除所述掩模层的步骤中，所述隔离部与所述介质层共同作为刻蚀停止层保护所述牺牲层。可选地，所述层间牺牲层相对的第一表面与第二表面被相邻的所述介质层覆盖。可选地，所述掩模层的材料包括金属氧化物，其中，采用刻蚀剂去除所述掩模层的步骤包括采用湿法刻蚀工艺去除所述掩模层。可选地，所述刻蚀剂包括磷酸。可选地，所述刻蚀剂还包括氢氟酸。可选地，所述层间牺牲层包括氮化物层，所述介质层包括氧化物层。可选地，形成多个隔离部的步骤包括：将所述牺牲层暴露的部分氧化。可选地，形成多个隔离部的步骤包括：在所述牺牲层在所述台阶位置暴露的部分形成氧化层。可选地，在去除所述掩模层后，所述制造方法还包括：形成覆盖所述台阶的填充层。可选地，在形成所述填充层后，所述制造方法还包括：形成穿过所述叠层结构的多个沟道柱；以及将所述层间牺牲层替换为栅极导体层。根据本专利技术的另一方面，提供了一种3D存储器件，包括：衬底；叠层结构，位于所述衬底上，包括交替堆叠的栅极导体层与介质层，所述叠层结构具有多个台阶；多个隔离部，所述隔离部位于所述台阶，并覆盖所述栅极导体层的侧壁，所述隔离部与所述介质层将相应所述栅极导体层包围；以及穿过所述叠层结构的多个沟道柱。根据本专利技术实施例的3D存储器件及其制造方法，通过用隔离部与介质层构成包围层间牺牲层的刻蚀停止层，从而在采用刻蚀剂去除掩模层的步骤中达到了保护层间牺牲层的目的。进一步的，相对于干法刻蚀工艺而言，采用湿法刻蚀工艺去除金属氧化物掩模层不易造成刻蚀设备腔体的污染。因此，根据本专利技术实施例的3D存储器件及其制造方法提高了产品良率和可靠性。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。图1a和1b分别示出了3D存储器件的存储单元串的电路图和结构示意图。图2示出了3D存储器件的透视图。图3至图7示出了相关技术中的3D存储器件制造方法的各个阶段的结构图。图8至图11示出了本专利技术实施例的3D存储器件制造方法的各个阶段的结构图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。本专利技术可以各种形式呈现，以下将描述其中一些示例。图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本专利技术不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(SourceLine,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管(漏极侧选择晶体管)Q1、存储晶体管M1至M4以及第二选择晶体管(源极侧选择晶体管)Q2。第一选择晶体管Q1的栅极连接至漏极选择栅线(SelectionGateforDrain,SGD)，又称顶部栅选择线。第二选择晶体管Q2的栅极连接至源极选择栅线(SelectionGateforSource,SGS)，又称底部栅选择线。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括顶部栅极导体层122和底部栅极到体层123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨本文档来自技高网...

【技术保护点】
1.一种3D存储器件的制造方法，其特征在于，包括：/n在衬底上形成叠层结构，包括交替堆叠的层间牺牲层与介质层；/n在所述叠层结构表面形成掩模层；/n基于所述掩模层刻蚀所述叠层结构以形成多个台阶，至少所述层间牺牲层的侧壁被暴露；/n在所述牺牲层的侧壁形成隔离部，所述隔离部与所述介质层将所述层间牺牲层包围；以及/n采用刻蚀剂去除所述掩模层。/n

【技术特征摘要】
1.一种3D存储器件的制造方法，其特征在于，包括：
在衬底上形成叠层结构，包括交替堆叠的层间牺牲层与介质层；
在所述叠层结构表面形成掩模层；
基于所述掩模层刻蚀所述叠层结构以形成多个台阶，至少所述层间牺牲层的侧壁被暴露；
在所述牺牲层的侧壁形成隔离部，所述隔离部与所述介质层将所述层间牺牲层包围；以及
采用刻蚀剂去除所述掩模层。


2.根据权利要求1所述的制造方法，其特征在于，在去除所述掩模层的步骤中，所述隔离部与所述介质层共同作为刻蚀停止层保护所述牺牲层。


3.根据权利要求1所述的制造方法，其特征在于，所述层间牺牲层相对的第一表面与第二表面被相邻的所述介质层覆盖。


4.根据权利要求1所述的制造方法，其特征在于，所述掩模层的材料包括金属氧化物，
其中，采用刻蚀剂去除所述掩模层的步骤包括采用湿法刻蚀工艺去除所述掩模层。


5.根据权利要求4所述的制造方法，其特征在于，所述刻蚀剂包括磷酸。


6.根据权利要求5所述的制造方法，其特征在于，所述刻蚀剂还包括氢氟酸。


7.根据...

【专利技术属性】
技术研发人员：杨永刚，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42