通过辅助总线来保证安全的集成电路器件制造技术

一种集成电路器件，包含在一具有存储器的便携式物体中，该器件至少包括：一中央处理器（ＣＰＵ）；至少一个存储器；至少一个数据输入／输出板；ｎ条地址总线，将ＣＰＵ连接到存储器和／或输入／输出板，以携带地址位；和ｐ条数据总线，将ＣＰＵ连接到所述存储器和／或输入／输出板，以传送数据位。所述地址总线和数据总线中的至少一条线与一辅助线有关，该辅助线用于传送补充到所述至少一条线所传送的位的位。本发明专利技术尤其用于减弱智能卡的电标记。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及包含在便携式物体中的集成电路器件，尤其涉及包含在具有智能卡规格的便携式物体中的集成电路器件。智能卡通常用在以安全方式存储和处理机密数据很重要的场合。例如，这样的卡可用在保健领域，用于支付TV费用，或者真正作为“电子钱包”使用。智能卡包括塑料卡体，其中含有集成电路器件。该器件可以是包括集成电路芯片的电子模块或者是集成电路芯片本身。一种传统形式的集成电路芯片包括中央处理器(CPU)，它利用总线来控制和分配数据和地址，这些数据和地址涉及所述芯片的存储器中的存储，该存储器可以是易失性或非易失性的。构成集成电路的逻辑门是由CMOS技术做成的。它们包括PMOS晶体管和NMOS晶体管。只要晶体管从导通状态变为非导通状态，这些门就吸收电流，反之，则释放电流。而且，门之间的连接，尤其是总线之间的连接，构成在被充电时同样吸收电流的电容。这在要求所述总线带有逻辑状态1时尤为如此。这样，由集成电路器件吸收的电流作为时间的函数根据由所述器件执行的任务而变化。监视作为时间的函数的所述电流，从而提供表示集成电路器件的活动性的电标记(electrical signature)，以便分析所述电标记，更具体地讲是分析其作为时间的函数的幅度，可显示有关所述活动性的信息。这就使得攻击者有了获取由总线所携带和包含在集成电路的存储器中的机密信息，即密钥的途径，或者说，通过分析由集成电路在转换期间吸收的电流的特性的次数，使攻击者能够真正遵循指令流程，打开窃取秘密的途径。为避免电标记被以这种方式分析，现有技术中的一些方法提出使用让操作在伪随机时刻被触发的算法。其它方法提出产生噪声功率源电流，该噪声功率源电流在随机信息中丰富，或者真正存在于错误操作中。上述现有技术中的方法存在诸多缺点。尤其是，它们垄断了器件的可用于进行其它操作的某些资源。此外，这样的方法不可靠，因为分析通过特定命令仿真的顺序吸收的电流的技术非常有效。这就使得最终可得到所寻找的机密信息。现有技术中的另一种方法，用于利用电容减弱电标记，尤其是容值大于0.1纳法(nF)的电容。该方法在本申请提交之前尚未公布于众，并且该方法是1998年2月4日提交的法国专利申请No.98/01305的主题。在上述的启示下，提出了如下的技术问题如何通过使分析集成电路器件的电标记更难从而使操作和访问机密数据安全，并且通过除上述的提交的No.98/01305申请所述的方法之外的技术来解决。本专利技术提出的解决上述问题的技术方案包括一集成电路器件，包含在一具有存储器的便携式物体中，尤其是智能卡规格的便携式物体中，所述器件至少包括·一中央处理器；·至少一个存储器；·至少一个数据输入/输出板；·n条地址总线，将所述中央处理器连接到所述存储器和/或连接到所述输入/输出板，以携带地址位；和·p条数据总线，将所述中央处理器连接到所述存储器和/或连接到所述输入/输出板，以传送数据位；所述器件的特征在于，所述地址总线和所述数据总线中的至少一条线与一辅助线有关，该辅助线用于传送补充到所述至少一条线所传送的位的位。这样，通过传送两个数据项，例如，一条数据或地址总线上的1和辅助线上的0，同样的电流被吸收，就象通过传送一数据对所吸收的电流，该数据对包括相同数据或地址总线上的0和相同辅助线上的1。结果，所吸收的电流总是相同，并且不再可能通过分析操作中的器件的电标记，来确定总线上所传送的位的特性。在阅读下面参照附图的非限定性解释后，本专利技术将更容易理解，其中附图说明图1是具有集成电路芯片的电子模块的正面图，该集成电路芯片的接触区与一卡本体的表面齐平；图2是一集成电路芯片及其接触板的正面图3是说明组成根据本专利技术构造的集成电路的各种功能单元的图；图4是通过位于集成电路芯片的硅基片上的总线的截面图；图5是总线连接和辅助线连接到ROM和EEPROM存储器的电路图；和图6说明利用一总线、其辅助线和包含所述两条线的组件所吸收的电流。通过举例，描述了本专利技术应用于智能卡的情况。然而，应当理解，本专利技术可以一般方式应用于任何设计成包含于具有存储器的便携式物体中的集成电路器件，比如为用于蜂窝电话格式的用户识别模块(SIM)或电子标签。智能卡是标准的便携式物体，可通过或不通过物理接触来操作，尤其是在ISO标准78-10、78-16和14443中被定义，其内容在描述本专利技术时被参照。这样，如从图1和图2所清楚看到的，通过接触方式操作的卡1包括具有至少五个接触板3、4、5、6和7的各个集成电路芯片2，这些接触板通过导线(未示出)分别电连接到五个接触区8、9、10、11和12，这些接触区与卡本体13的表面齐平。复位接触板3连接到复位接触区8，时钟接触板4连接到时钟接触区9、Vss接触板5连接到Vss接触区10，输入/输出(I/O)接触板6连接到I/O接触区11，而Idd接触板7连接到Vdd接触区12。包括芯片2、导线和接触区8、9、10、11和12的所述组件，通常包括一电子模块14，该电子模块14包含在卡本体13内。本专利技术的集成电路器件，具体地讲是电子模块14，带有区8、9、10、11和12，并包括芯片2，或者说是芯片2本身。本专利技术的集成电路器件具有各种功能单元。具体讲，其具有一中央处理器CPU、易失性存储器RAM和/或非易失性存储器ROM、EEPROM。还可以有其它单元和用于所述单元的子单元，例如，秘密处理器(crypto-processor)，尤其用于数据的密码编码，并要求专用的计算结构。此外，该集成电路具有地址总线AB和数据总线DB。总线AB具有n条地址总线，将CPU连接到存储器RAM、ROM、EEPROM和I/O板，其中n为大于或等于1的整数。在图3中，n等于16，该16条总线标为A0，A1，…，A15。数据总线DB包括p条数据总线，将CPU连接到存储器RAM、ROM、EEPROM和I/O板，其中p为大于或等于1的整数。在图3中，p等于8，该8条总线标为D0，D1，…，D7。每条地址总线A0，A1，…，A15可带有逻辑0或逻辑1，表示确定的在16位上编码的地址的权重(Weight)的位。该位仅在一个方向上适当地从CPU传送到存储器RAM、ROM、EEPROM和I/O板。每条数据总线D0，D1，…，D7能够带有逻辑0或逻辑1，构成确定的在8位上编码的数据项的权重的位。该状况根据情况仅发生在一个方向上或在双方向上。在可能的方向上，可传送的位由图3中的箭头表示。如从图4所看到的，地址总线A0，A1，…，A15和数据总线D0，D1，…，D7由置于硅氧化层20的厚度层上的金属化的厚度A，D构成，硅氧化层20本身置于芯片2的硅基片21上。线的实际的厚度A，D为微米数量级，例如为0.7μm。线的宽度也非常小，大约为2μm。线的长度可以大到8mm。在这种情况下，2×8000的总线级的面积(area)为16,000μm2。图4还示出线的控制晶体管22。按照本专利技术，至少一条地址总线A0，A1，…，A15或至少一条数据总线D0，D1，…，D7与一辅助总线相关。在图3所示的本专利技术的优选实施例中，所有16条地址总线A0，A1，…，A15和所有8条数据总线D0，D1，…，D7分别与16条辅助线A’0，A’1，…，A’15和8条辅助线D’0，D’1，…，D’7相关。本文档来自技高网...

【技术保护点】
一种集成电路器件，包含在一具有存储器的便携式物体中，尤其是卡片规格的便携式物体中，所述器件至少包括： .一中央处理器（ＣＰＵ）； .至少一个存储器（ＲＡＭ、ＲＯＭ或ＥＥＰＲＯＭ）； .至少一个数据输入／输出板（Ｉ／Ｏ）； .ｎ条地址总线（Ａ↓［０］，Ａ↓［１］，…，Ａ↓［１５］），将所述中央处理器（ＣＰＵ）连接到所述存储器（ＲＡＭ、ＲＯＭ或ＥＥＰＲＯＭ）和／或连接到所述输入／输出板，以携带地址位；和 .ｐ条数据总线（Ｄ↓［０］，Ｄ↓［１］，…，Ｄ↓［７］），将所述中央处理器（ＣＰＵ）连接到所述存储器（ＲＡＭ、ＲＯＭ或ＥＥＰＲＯＭ）和／或连接到所述输入／输出板，以传送数据位； 所述器件的特征在于，所述地址总线和所述数据总线中的至少一条线与一辅助线（Ａ’↓［０］，Ａ’↓［１］，…，Ａ’↓［１５］、Ｄ’↓［０］，Ｄ’↓［１］，…，Ｄ’↓［７］）有关，该辅助线用于传送补充到所述至少一条线所传送的位的位。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：罗伯特莱德尔，
申请(专利权)人：施蓝姆伯格系统公司，
类型：发明
国别省市：FR[法国]