优化打印机并行接口抗干扰能力和数据传输速率的系统技术方案

一种优化打印机并行接口抗干扰能力和数据传输速率的系统，包括ＩＥＥＥ１２８４模块，打印机控制器模块，其特征在于打印机并行接口的数据线输入回路中加入数字抗干扰模块，该数字抗干扰模块包括第一参数寄存器，第一输入比较器，第一延迟计数器，第一延迟比较器，第一取样锁存器、第二取样锁存器；其中第一取样锁存器连接数据线和第二取样锁存器；第一输入比较器连接数据线和第一延迟计数器；第一延迟比较器连接参数寄存器和第一延迟计数器，并连接第二取样锁存器；第二取样锁存器连接ＩＥＥＥ１２８４模块。（*该技术在2013年保护过期，可自由使用*）

【技术实现步骤摘要】
优化打印机并行接口抗干扰能力和数据传输速率的系统
：本技术涉及计算机
，尤其涉及一种打印机并行接口的抗干扰系统。
技术介绍
：IEEE1284高速并行接口是目前最为广泛使用的打印机接口标准之一。在高速打印机的接口设计中，抗干扰能力和数据传输速率方面的设计质量，对打印机产品的用户环境适应性、工作稳定性和打印速度有着重要的影响。随着PC主机软硬件性能的高速发展，目前比较复杂的打印作业，如汉字激光打印和图形图象输出应用领域，几乎全部或越来越多地采用传输数据量较大的光栅图象压缩方式，因而对打印机并行口的数据传输速率的要求越来越高。为了满足数据传输速率方面的要求，我们往往不得不牺牲干扰防护方面的性能，因而对主机接口控制器的性能或接口电气环境的要求随之提高。另一方面，为了不过分降低干扰防护能力，目前多数产品设计中一般又不得不把数据传输速率限定在500K Byte/S之内，因而对充分发挥高速激光打印机的性能很不利。图1所示的是一种典型的打印机并行接口抗干扰解决方案。xCtrol[3..0]表示打印机并行口的4条输入控制线：nInit，nSelectIn，nAutoFd，nStrobe，；XD[7..0]表示8条双向数据线；xStatus[4..0]表示5条输出状态线：Perror，nAck，Busy，nFault，Select。图2a和图2b是常规打印机并行接口常用的抗干扰电原理图：W为限幅保护二极管，Rup为逻辑上拉电阻，T为schmitt反相整形器。在实际电路设计中，一般满足条件：R＜＜Rup，R＜＜Rsr(反相器输入电阻)，所以R和C的参数选择和schmitt整形器的V+和V-参数，基本上决定了该电路的抗干扰能力和可能达到的数据传输速率。典型的RC低通滤波网络具有电路简单和硬件成本低等优点，但在提高干扰防护能力和数据速率方面存在一些难以兼顾的矛盾。例如：选择较大的RC时间常数对提高干扰防护能力有利，但数据传输速率方面的性能很容易变劣。例如：根据IEEE1284并行接口规范，在高速ECP工作模式下的nStrobe信号线的信号-->脉冲宽度可能小到500ns(参见图3)。根据脉冲电路的暂态分析知识，我们知道为了满足较大数据传输速率的要求，RC参数的选择一般需要满足3RC＜500ns。进一步工程估算表明，为了满足1Mbyte/S左右数据速率的要求，该电路可有效滤除的干扰脉冲的最大宽度不容易超过40ns，所以如果在非信号区间(本例中40ns..500ns)内出现脉冲干扰，那么只要幅度突破schmitt整形器的门槛电压V+(约1.6V)和V-(约0.8V)，就很可能导致打印误码或其他稳定性问题。在主机和打印机的并行口接驳方式中，在设备端观察到的干扰多以单脉冲“毛刺”形式出现，但跳变振铃甚至随机序列脉冲也偶有发生实例。如果干扰出现在数据线，容易引起打印误码问题；如果干扰出现在控制线，除了误码之外还往往导致IEEE1284接口协议状态机的混乱。考察上述常规的解决方法，在干扰有效防护区(＝＜40ns)和信号区(＞＝500ns)之间存在一个很宽的过渡区域，是限制干扰防护和数据速率性能提升的外在表现。换言之，如果设法把该过渡区域的下限提高，但上限保持不变甚至下移，那么等效于同时提升打印机并行接口的上述两个主要的性能指标，对高速打印机应用很有意义。就目前常见的产品设计应用技术而言，传统的模拟干扰防护技术似乎很难有效和高性能价格比地解决这类问题。
技术实现思路
：本技术的目的在于提供一种经济实用的数字化抗干扰系统，使得打印机并行接口的抗干扰能力和数据传输速率两方面的潜力都得到更加充分的发挥，解决或缓冲打印机并行接口的抗干扰与数据传输速率之间的矛盾，有效弥补上述传统解决方案的不足。本技术包括IEEE1284模块，打印机控制器模块，在打印机并行接口的数据线输入回路中加入数字抗干扰模块，该数字抗干扰模块包括第一参数寄存器，第一输入比较器，第一延迟计数器，第一延迟比较器，第一取样锁存器、第二取样锁存器。该数字抗干扰模块的工作模式为：第一参数寄存器根据经验数据，设定干扰信号的计数阈值X的值；第一输入比较器比较第一取样锁存器和数据线信号，实时监视数据线信号的各种跳变；当两组对应信号线的逻辑电平完全相同时，第一输入比较器输出正有-->效的计数控制信号CountEn2，允许第一延迟计数器在Clock时钟作用下同步计数，要求第一取样锁存器处在“数据保持”状态；当两组对应信号线的逻辑电平不同时，第一输入比较器输出无效的计数控制信号CountEn2，对第一延迟计数器进行“复位清0”操作，同时要求第一取样锁存器进行“取样更新”操作；第一延迟计数器在其计数值等于或大于第一参数寄存器的预设限值计数阈值X的值时，产生正有效的取样控制信号Sample2，要求第一取样锁存器进行“取样更新”操作；第一取样锁存器的更新数据源来自第一取样锁存器的输出；第二取样锁存器向IEEE1284模块输出就是去除了干扰信号的数据线输入信号DI[7..0]。本技术还包括第一输出比较器，实时比较第一取样锁存器和第二取样锁存器，向后继IEEE1284模块输出数据线信号是否稳定可用的指示信号ReadyDx；本技术的参数寄存器可通过CPU优化算法获取计数阈值X的动态优化设置。本技术的计数阀值X应满足下面式子：Xmin＝＜X＜Xmax，Xmin＝Round(Tnoise/Tclock)，Xmax＝Round(Tsignal/Tclock-2)，其中，Xmax表示在最大数据传输速率期望值限定条件下，预值X的最大取值限制；Round表示对后面计算的结果进行取整运算；Tclock表示取样时钟的周期；Tsignal表示受抗干扰处理的信号线中可能出现的最短信号的等效脉冲宽度，也是数据传输速率期望值的等效参数；Tnoise表示设计假设的最大的干扰脉冲宽度。本技术中的数据线信号的输入可通过RC低通滤波网络和双向总线收发器隔离，但RC参数选择应远离对数据速率的设计期望值产生影响的范围。本技术的原理是把打印机并行接口输入信号首先送入数字抗干扰模块，去除可能存在的干扰信号之后，再输出给后继的IEEE1284逻辑模块。本技术适合下属干扰模型：任一数据线上的最大干扰脉冲宽度不大于Tnoise，但允许干扰脉冲持续时间超过Tnoise，其优点在于：1)准定量地揭示了打印机并行接口抗干扰能力和数据传输速率之间的内在-->联系及其数字化转换方法。2)提出了一套简单可行的数字化硬件解决方案；3)通过可编程参数寄存器引入的CPU控制接口，不但可以进一步优化控制机制，而且增加了实用系统中时钟频率选择的灵活性；4)解决或缓冲打印机并行接口的抗干扰与数据传输速率之间的矛盾，使得打印机并行接口的抗干扰能力和数据传输速率两方面的潜力都得到更加充分的发挥；5)本技术适用于采用FPGA或者ASIC的产品设计工艺。附图说明：图1：典型的打印机并行接口抗干扰原理块图图2a、2b：基于RC模拟滤波技术的抗干扰原理图(nStrobe信号线为例)图3：ECP工作模式下高速并行口的部分信号线的时序图示例图4：打印机并行口的数字化抗干扰模块的引入位置说明图图5：数字化抗干扰模块的基本构成形式图6本文档来自技高网...

【技术保护点】

【技术特征摘要】
1、一种优化打印机并行接口抗干扰能力和数据传输速率的系统，包括IEEE1284模块，打印机控制器模块，其特征在于打印机并行接口的数据线输入回路中加入数字抗干扰模块，该数字抗干扰模块包括第一参数寄存器，第一输入比较器，第一延迟计数器，第一延迟比较器，第一取样锁存器、第二取样锁存器；其中第一取样锁存器连接数据线和第二取样锁存器；第一输入比较器连接数据线和第一延迟计数器；第一延迟比较器连接参数寄存...

【专利技术属性】
技术研发人员：陈文先，徐忠良，
申请(专利权)人：上海北大方正科技电脑系统有限公司，
类型：实用新型
国别省市：