一种高速并行接口电路制造技术

本实用新型专利技术适用于数字通信领域，提供了一种高速并行接口电路，包括：接收数据并整形的LVDS接收模块；与LVDS接收模块连接，在采样时钟下对LVDS接收模块输出的数据进行采样并转换为并行数据的采样转换模块；与采样转换模块连接，为采样转换模块提供采样时钟，并根据采样转换模块输出的数据调整采样时钟至最佳采样点的位同步模块；以及与位同步模块连接，对位同步模块输出的数据进行移位调整的字同步模块。本实用新型专利技术采用纯数字的采样时钟相位调整和字调整方式对源同步数据进行准确采样和恢复，通过对训练数据采样时钟相位的计算反馈输出到采样时钟的多路选择器来改变采样时钟的相位，从而使时钟采样发生在数据有效窗口的中央。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术属于数字通信领域，尤其涉及一种高速并行接口电路。
技术介绍
随着数字通信业务的蓬勃发展导致通信系统对传输带宽提出了更高的挑战，例如10Gbps高速并行接口在光纤通信、数据交换、网络通信等方面有着广泛的应用。高速并行传输的瓶颈之一是对数据的有效恢复，数据恢复中主要存在两个问题：一是当单线传输速率越来越快时，相应的每位数据所占的时间窗口不断减小，导致时钟很难在数据的有效窗口准确采样；二是由于并行传输的各条数据路径延迟不同，导致接收端无法有效的同步接收并行传输的各路数据。在现有技术中，高速数据传输主要采用时钟数据恢复的方式进行，即从高速传输的数据流中提取出时钟信息，再用提取出的时钟来对数据流进行采样，保证时钟采样沿落在有效的采样窗口内。时钟数据恢复电路主要由边沿检测器、频率捕获器、相位跟踪器和时钟恢复器组成，首先通过边沿检测器检测数据沿的跳变提取相位信息，然后通过相位提取电路的自振荡调整时钟的相位，最后通过时钟恢复器以监视和调整相位提取电路输出的时钟频率，其中时钟恢复器由高频参考时钟振荡源、滤波器、鉴相器和分频器构成，这些都是设计较复杂、对精度要求极高的模拟电路，对集成电路的生产工艺也有特殊的要求，且时钟数据恢复电路对于突发的数据信号，其大相位的抖动容易导致锁相环失锁，锁相环锁定时间较长，往往不能满足快速同步要求。
技术实现思路
本技术的目的在于：提供一种高速并行接口电路，旨在解决上述
技术介绍
中存在的问题。本技术的目的是这样实现的：一种高速并行接口电路，包括：接收数据并整形的LVDS接收模块；与LVDS接收模块连接，在采样时钟下对LVDS接收模块输出的数据进行采样并转换为并行数据的采样转换模块；与采样转换模块连接，为采样转换模块提供采样时钟，并根据采样转换模块输出的数据调整采样时钟至最佳采样点的位同步模块；以及与位同步模块连接，对位同步模块输出的数据进行移位调整的字同步模块。所述采样转换模块包括：在同个采样时钟下分别在LVDS接收模块输出的数据的上升沿和下降沿进行采样并存储的上升沿采样单元和下降沿采样单元；以及与上升沿采样单元和下降沿采样单元连接，将上升沿采样单元和下降沿采样单元输出的采样数据组合成并行数据的采样组合单元。所述位同步模块包括：产生n个相位的采样时钟的DLL锁相环，所述n为大于1的整数；与DLL锁相环连接，从所述n个相位时钟中选择一个作为采样转换模块的采样时钟的多路选择器；以及与采样转换模块和多路选择器连接，根据采样转换模块输出的数据与预设的基准数据的比较结果，控制多路选择器相应地调整输出的相位时钟，直至输出的相位时钟为最佳采样点的采样时钟调整模块。所述DLL锁相环基于源同步时钟信号产生n个相位的采样时钟。所述n为16。所述采样时钟调整模块检测接收数据的跳变沿，在数据发生跳变沿时，控制多路选择器以每次1/n的精度调整输出的采样时钟的相位，并计算接收数据变化至中间沿的移相次数counter1和接收数据变化至左边沿的移相次数counter2，以及计算并存储采样时钟移相位(counter1+counter2)/2；所述多路选择器根据所述采样时钟移相位输出最佳采样点。所述字同步模块包括移位计算单元和异步FIFO单元，所述移位计算单元用于在训练阶段基于预设的同步字对接收到的非同步字数据进行移位调整，计算并存储移位数，以及在正常数据传输阶段按照所存移位数对数据进行移位，并将移位调整后的数据写入异步FIFO单元。所述移位计算单元还用于在完成移位并计算出移位数后产生WrdRdy信号；对所述异步FIFO单元的读信号在各通道的移位计算单元均已产生WrdRdy信号，并且所有的WrdRdy信号均有效时有效。所述对各通道的WrdRdy信号进行逻辑与处理得到AllRdy信号，当AllRdy有效且同步字到来时将数据存入所述异步FIFO单元中；对于所述异步FIFO单元的读信号在AllRdy有效至少一个时钟周期后有效。本技术的突出优点是：本技术采用纯数字的采样时钟相位调整和字调整方式对源同步数据进行准确采样和恢复，通过对训练数据采样时钟相位的计算反馈输出到采样时钟的多路选择器来改变采样时钟的相位，从而使时钟采样发生在数据有效窗口的中央，并且能够不受外界温度、湿度、干扰等的影响。附图说明图1是本技术提供的高速并行接口电路的结构图；图2是本技术提供的高速并行接口电路中采样转换模块的结构图；图3是本技术提供的高速并行接口电路中位同步模块的结构图；图4是本技术提供的高速并行接口电路中字同步模块的结构图。具体实施方式为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。高速并行数据的传输由多个通道组成，在本技术中，各通道的高速并行接口电路结构如图1所示。每一个单通道(并行数据中的一位数据路径)包括位同步和字同步两个部分。位同步部分包括依次电性连接的低电压差分信号(LVDS)接收模块1、采样转换模块2和位同步模块3。LVDS接收模块1接收各通道中的数据并进行整形后输出，采样转换模块2在采样时钟下对接收的数据进行采样并转换为并行数据，位同步模块3为采样转换模块2提供采样时钟，对接收的数据进行恢复，并根据接收的数据调整采样时钟至最佳采样点，字同步模块4通过对接收到的数据进行移位调整，使各个通道数据的字对齐。在高速并行接口正常工作时，发送端将先发送预设的一定系列的训练序列，以供接收端完成初始的位同步和字同步处理。图2示出了本技术提供的上述采样转换模块2的结构，包括上升沿采样单元21、下降沿采样单元22和采样组合单元23。LVDS接收模块1输出的数据将同时输入至上升沿采样单元21和下降沿采样单元22。上升沿采样单元21和下降沿采样单元22在同个采样时钟下分别在数据的上升沿和下降沿进行采样并存储，本技术中，每个采样时钟下，上升沿采样单元21和下降沿采样单元22分别采样2位数据（分2个时钟周期完成），由采样组合单元23对这4位采样数据进行组合，通过顺序调整合成4位并行数据，以便于降低内部数据处理的时钟，还便于其后的位同步处理与训练序列的字同步处理。本技术无需特殊的双沿采集寄存器就能实现输入的串行数据到并行数据的转换。图3示出了本技术提供的上述位同步模块3的结构，包括DLL锁相环31、多相位时钟无毛刺切换的多路选择器32和采样时钟调整模块33。在本技术中，DLL锁相环31基于LVDS接收模块1输出的源同步时钟(即发送数据端发出的随路时钟)信号产生n（n为大于1的整数，例如n为8、16等）个相位的采样时钟，多路选择器32从该n个相位时钟中选择一个作为采样转换模块2的采样时钟。采样时钟调整模块33将采样组合单元23输出的并行数据本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速并行接口电路，其特征在于，包括：
接收数据并整形的LVDS接收模块；
与LVDS接收模块连接，在采样时钟下对LVDS接收模块输出的数据进行采样并转换为并行数据的采样转换模块；
与采样转换模块连接，为采样转换模块提供采样时钟，并根据采样转换模块输出的数据调整采样时钟至最佳采样点的位同步模块；以及
与位同步模块连接，对位同步模块输出的数据进行移位调整的字同步模块。
2.如权利要求1所述的高速并行接口电路，其特征在于，所述采样转换模块包括：
在同个采样时钟下分别在LVDS接收模块输出的数据的上升沿和下降沿进行采样并存储的上升沿采样单元和下降沿采样单元；以及
与上升沿采样单元和下降沿采样单元连接，将上升沿采样单元和下降沿采样单元输出的采样数据组合成并行数据的采样组合单元。
3.如权利要求1所述的高速并行接口电路，其特征在于，所述位同步模块包括：
产生n个相位的采样时钟的DLL锁相环，所述n为大于1的整数；
与DLL锁相环连接，从所述n个相位时钟中选择一个作为采样转换模块的采样时钟的多路选择器；以及
与采样转换模块和多路选择器连接，根据采样转换模块输出的数据与预设的基准数据的比较结果，控制多路选择器相应地调整输出的相位时钟，直至输出的相位时钟为最佳采样点的采样时钟调整模块。
4.如权利要求3所述的高速并行接口电路，其特征在于，所述DLL锁相环基于源同步时钟信号产生n个相位的采样时钟。
5.如权...

【专利技术属性】
技术研发人员：章睿，刘欢，王智，刘勇，
申请(专利权)人：成都三零嘉微电子有限公司，
类型：实用新型
国别省市：