本发明专利技术公开了一种利用GPIO模拟低速并行接口的方法，其包括以下步骤：将接口转换芯片的GPIO引脚分为数据引脚和控制引脚，将数据引脚定义为低速并行接口的数据总线，将控制引脚定义为低速并行接口的控制总线；通过PCI?e从接口的驱动程序中的GPIO控制模块对接口转换芯片内部的GPIO数据寄存器和输入输出控制寄存器进行控制，使得数据总线和控制总线处于一种低速并行接口的工作运行状态。
【技术实现步骤摘要】
本专利技术涉及税控领域，具体而言，涉及一种利用GPIO模拟低速并行接口的方法。
技术介绍
现有税控专用硬件设备，因为产品延续的原因，其核心单元只具有低速的并行接口，该低速的并行接口通过一个并口转PCI (Peripheral Component Interconnect)接口的转换芯片转接出一个PCI从接口，转接出的PCI从接口作为税控设备整体的对外通信接口，在使用时税控设备安装在微型计算机的PCI扩展插槽上。 随着计算机总线技术的发展，微型计算机的扩张插槽将由PCI e (PeripheralComponent Interconnect Express)来取代PCI,所以税控设备的PCI从接口也需要升级为PCI e的从接口，才能适应新的计算机总线。一般来说，更换接口转换芯片，使用新的接口转换芯片将核心单元的低速并行接口转换为PCI e的从接口，即能满足这样的升级需求，但市场中无法找到具有此功能的转换芯片，只能找到由PCI e的从接口转换出的若干GPIO(General Purpose Input Output,通用输入/输出)这样的转换芯片，该芯片内部提供多个控制寄存器，实现对GPIO的控制。为了满足税控专用硬件设备的升级要求，本方案的研发人员决定使用现有的这款转换芯片来实现PCI e的从接口到低速并行接口的转换。相关
技术介绍
I :PCI e的从接口转若干GPIO的转换芯片的特点是接口转换芯片内部具有GPIO数据寄存器、输入输出控制寄存器和高阻寄存器，GPIO数据寄存器为32位寄存器，寄存器中的每I位与一个GPIO引脚对应，当设置引脚为输入状态时，如果某一 GPIO引脚的电平为高电平时，该位值为1，当电平为低电平时，该位值为O。反之，当设置为输出状态时，数据寄存器的值则决定了 GPIO引脚的电平高低状态。输入输出控制寄存器为32位，寄存器中的每I位对应一个GPIO引脚，用来控制GPIO引脚处于输入或是输出状态，某一位值为I，表不该位对应的GPIO引脚为输入状态,值为O,表不该位对应的GPIO引脚为输出状态。高阻寄存器也是32位，一位对应一个GPIO引脚，当某一位为I时，对应的GPIO引脚为高阻状态，为O时为输入或输出状态，由输入输出控制寄存器决定。相关
技术介绍
2 PCI e的从接口设备在安装到计算机上以后，如果要正常使用，还需要配套一个驱动程序，驱动程序安装在计算机上控制计算机的PCI e的主接口，每次通信由主接口发起，从接口响应，表现为一问一答的通信特点，从接口设备为被动式地等待主接口的命令。
技术实现思路
本专利技术提供一种利用GPIO模拟低速并行接口的方法，用以将PCI e的从接口转为低速并行接口，使得税控专用硬件设备能够满足计算机总线升级的要求。为达到上述目的，本专利技术提供了一种利用GPIO模拟低速并行接口的方法，其包括以下步骤将接口转换芯片的GPIO引脚分为数据引脚和控制引脚，将数据引脚定义为低速并行接口的数据总线，将控制引脚定义为低速并行接口的控制总线；通过PCI e从接口的驱动程序中的GPIO控制模块对接口转换芯片内部的GPIO数据寄存器和输入输出控制寄存器进行控制，使得数据总线和控制总线处于一种低速并行接口的工作运行状态。较佳的，数据引脚定义为8的倍数。较佳的，控制总线包括4个控制信号引脚，分别为自身缓存状态输出引脚、对方读信号输入引脚、对方缓存状态输入引脚、自身读信号输出引脚。较佳的，通过PCI e从接口的驱动程序中的GPIO控制模块对接口转换芯片内部的GPIO数据寄存器和输入输出控制寄存器进行控制，使得数据总线和控制总线处于低速并行接口的工作运行状态步骤包括在上电复位后，对PCI e从接口的驱动程序中的GPIO控制模块进行初始化操作；当应用程序有数据要发送给PCI e的从接口设备时，应用程序将要发送的数据传递驱动程序，驱动程序再把要发送的数据传递给GPIO控制模块，GPIO控制模块控制接口转换芯片的控制总线和数据总线将要发送的数据传递给从接口设备；GPIO控制模块控制接口转换芯片的控制总线和数据总线接收从接口设备返回的数据。较佳的，在上电复位后，对PCI e从接口的驱动程序中的GPIO控制模块进行初始化操作步骤包括将高阻寄存器中定义为数据总线的GPIO引脚置为高阻状态；将自身缓存状态输出引脚设置为输出状态，引脚电平设置为低，表示自身缓存为空；将对方读信号输入引脚和对方缓存状态输入引脚设置为输入状态；将自身读信号输出引脚设置为输出状态，电平设置为低，表示没有发起读操作。较佳的，GPIO控制模块控制接口转换芯片的控制总线和数据总线将要发送的数据传递给从接口设备步骤包括将数据的一个字节或者两个字节写入数据总线对应的数据寄存器，将数据寄存器中的对应数据位设置为输出，将高阻寄存器中的对应数据位设置为0，表示撤销高阻状态；将自身缓存状态引脚电平设置为高，表示有数据要发送；GPIO控制模块循环读取数据寄存器中对方读信号输入引脚对应数据位的值，当发现该数据位由O变为I又变回O时，表示对方完成了本次数据的读取；GPIO控制模块将自身缓存状态引脚设置为低，表示无数据发送，将高阻寄存器数据总线对应数据位置为1，表示将数据总线置为高阻状态；当要发送的数据为多个字节时，重复上述过程，直到全部数据发送完毕。较佳的，GPIO控制模块控制接口转换芯片的控制总线和数据总线接收从接口设备返回的数据步骤包括GPIO控制模块循环读取数据寄存器中对方缓存状态输入引脚对应数据位的值，当该位值为I时，表示对方有数据返回；将输入输出控制寄存器中数据总线对应数据位设置为输入，将高阻寄存器中数据总线对应数据位设置为非高阻状态；将数据寄存器中自身读信号输出引脚对应数据位写为1，表示发起读操作，将数据寄存器中数据总线对应数据位中的数据读出，写入驱动程序的接收数据的变量中；将数据寄存器中自身读信号输出引脚对应数据位置为0，表示完成读操作；将高阻寄存器中数据总线对应数据位设置为高阻；当要接收的数据为多个字节时，重复上述过程，直到全部数据接收完毕。在上述实施例中，通过将PCI e的从接口转为低速并行接口，使得税控专用硬件设备能够满足计算机总线升级的要求。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图I为本专利技术一实施例的利用GPIO模拟低速并行接口的方法流程图。具体实施例方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。在本专利技术的实施例中，选择PCI e桥芯片XR17V352IB113-F进行设计，该芯片具有PCI e 从接口，具有 16 个 GPI0，分别为 GPIO 到 GPIO ，将 GPIO 到 GPIO 定义为控制信号引脚，分别为GPI0定义为自身缓存状态输出引脚，GPI0定义为对方读信号输入引脚，GPI本文档来自技高网...
【技术保护点】
一种利用GPIO模拟低速并行接口的方法，其特征在于，包括以下步骤：将接口转换芯片的GPIO引脚分为数据引脚和控制引脚，将所述数据引脚定义为低速并行接口的数据总线，将所述控制引脚定义为低速并行接口的控制总线；通过PCI？e从接口的驱动程序中的GPIO控制模块对接口转换芯片内部的GPIO数据寄存器和输入输出控制寄存器进行控制，使得所述数据总线和所述控制总线处于低速并行接口的工作运行状态。
【技术特征摘要】
【专利技术属性】
技术研发人员：甘景全，崔志民，宋晓林，贺毅，王招凯，洪岩，
申请(专利权)人：航天信息股份有限公司，
类型：发明
国别省市：
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