一种基于McBSP接口分时复用的背板总线及其分时复用方法技术

本发明专利技术涉及一种基于McBSP接口分时复用的背板总线及其分时复用方法，包括数字信号处理器DSP模块、背板总线接口模块和背板总线逻辑控制模块；数字信号处理器DSP模块、背板总线接口模块和背板总线逻辑控制模块均设置于CPU板卡上；CPU板卡的数量至少为2；数字信号处理器DSP模块通过多通道缓冲串行外设接口McBSP与背板总线接口模块相连接并收发实时数据信息；背板总线接口模块用于在各板卡CPU间建立数据通信通道；背板总线逻辑控制模块用于控制背板数据总线数据流，完成背板数据总线的分时复用，用于实现各板卡DSP间的实时数据交互。本发明专利技术利用数字信号处理器DSP的多通道缓冲串行外设接口McBSP，为电力电子控制器各个板卡DSP间的实时数据交互提供简单有效的解决方案。

【技术实现步骤摘要】

本专利技术涉及电カ系统及电カ电子
，具体涉及ー种基于McBSP接ロ分时复用的背板总线及其分时复用方法。
技术介绍
电カ电子技术在对电能的灵活调节方面相对传统调节手段有着较为明显的优势，其在电カ系统的发电领域、输电环节和配用电领域均得到了 广泛的应用。电カ电子技术优势作用的发挥，与其控制器的性能密不可分。电カ电子控制保护装置一般采用多板卡多CPU协同并行处理来完成先进控制调节功能、保证电カ电子装置安全可靠运行。随着电カ电子装置额定运行电压的提高和容量的不断増加，电カ电子装置的控制策略和功率器件的控制方式越来越复杂，其对控制器的要求也越来越高。集中体现在需要将来自不同对象的快速数据采集信号给各个板块CPU，实现数据共享；不同板卡的CPU间需要实时交換中间计算结果等相关数据信息。针对以上问题，电カ系统电カ电子装置主要供应商提供了不同的解决方案。大多数采用标准エ业计算机系统的方案，和采用VME背板总线技术多CPU并行处理的方案。以上方案均能解决问题，但系统较为复杂。系统采用了高速计算机并行数据总线技术，控制器需要引入IO接口装置来实现现场互感器、变送器、开关等的信号的接入，以解决电磁兼容等问题。
技术实现思路
针对现有技术的不足，本专利技术ー种基于McBSP接ロ分时复用的背板总线及其分时复用方法，该背板总线为高性能控制器提供一种高可靠的背板数据总线，本专利技术充分利用数字信号处理器DSP的多通道缓冲串行外设接ロ McBSP，提出一种基于McBSP接ロ分时复用的背板总线技术，为电力电子控制器各个板卡CPU间的实时数据交互提供一种简单有效的解决方案。本专利技术的目的是采用下述技术方案实现的—种基于McBSP接ロ分时复用的背板总线，其改进之处在于，所述背板总线包括数字信号处理器DSP模块、背板总线接ロ模块和背板总线逻辑控制模块；所述数字信号处理器DSP模块、背板总线接ロ模块和背板总线逻辑控制模块均设置于电カ电子控制器CPU板卡上；所述CPU板卡的数量至少为2 ；其中数字信号处理器DSP模块通过多通道缓冲串行外设接ロ McBSP接ロ与背板总线接ロ模块相连接并收发实时数据信息；背板总线接ロ模块用于在各板卡的数字信号处理器DSP模块间建立数据通信通道;背板总线逻辑控制模块用于控制背板数据总线数据流，完成背板总线的分时复用，用于实现各板卡的数字信号处理器DSP模块间的实时数据交互。其中，所述背板总线逻辑控制模块分别与数字信号处理器DSP模块和背板总线接ロ模块连接。其中，所述数字信号处理器DSP模块采用32位浮点数字信号处理器TMS320C6713芯片或者TMS320F28335芯片；所述数字信号处理器DSP模块采用带有McBSP接ロ的数字信号处理器。其中，所述背板总线接ロ模块采用M-LVDS收发器，所述M-LVDS收发器型号为SN65MLVD204芯片，该芯片内部设置有数据通信ESD防护电路。其中，所述背板总线逻辑控制模块采用可编程逻辑器件。 其中，所述背板总线逻辑控制模块的可编程逻辑器件从数字信号处理器DSP模块处获取配置信息，产生背板总线接ロ模块M-LVDS收发器的方向控制信号。其中，所述数字信号处理器DSP模块、背板总线接ロ模块和背板总线逻辑控制模块的数量均至少为2 ;至少为2的背板总线接ロ模块之间通过背板互连线连接。本专利技术基于另一目的提供的一种基于McBSP接ロ分时复用的背板总线分时复用方法，其改进之处在于，所述方法包括下述步骤(I)设定McBSP通信速率，按照各板卡CPU间需要交互的信息量配置数字信号处理器DSP模块的数据帧通道信息和帧数据周期；设定其中一块板卡数字信号处理器DSP模块的McBSP接ロ处于主状态，主动产生数据帧同步信号和时钟信号；(2)所述背板总线逻辑控制模块中的可编程逻辑器件依据步骤(I)确定的McBSP接ロ的多通道配置信息，确定各板卡发送数据的时间片段信息；设立对McBSP接ロ总线时钟信号进行计数的计数器，并在McBSP接ロ的帧同步信号高电平情况下清该计数器；计数器的计数值与时间片段信息比较，并产生背板总线接ロ模块中M-LVDS收发器的方向控制信号;(3)各CPU板卡的数字信号处理器DSP模块按照步骤(I)完成的配置信息，自动发送和接收数据，完成各CPU板卡的数字信号处理器DSP模块间的实时数据交互。与现有技术比，本专利技术达到的有益效果是I、本专利技术提供的基于McBSP接ロ分时复用的背板总线，采用数字信号处理器DSP模块本身的多通道缓冲串行外设接ロ McBSP接ロ，无需引入复杂的背板总线接ロ电路，电路结构简单，节省成本；2、本专利技术提供的基于McBSP接ロ分时复用的背板总线，背板总线使用串行M-LVDS信号，背板信号少，具有良好的电磁兼容性能。采用该技术的控制器可实现现场互感器、变送器、开关等信号的直接接入。附图说明图I是本专利技术提供的基于McBSP接ロ分时复用的背板总线的结构示意图；图2是本专利技术提供的基于McBSP接ロ分时复用的背板总线具体实施例的结构示意图。具体实施方式下面结合附图对本专利技术的具体实施方式作进ー步的详细说明。本专利技术提供的基于McBSP接ロ分时复用的背板总线，可实现I)将来自不同对象的快速数据采集信号给各个CPU板卡的数字信号处理器DSP模块，实现数据共享；2)不同CPU板卡的数字信号处理 器DSP模块间中间计算结果等相关数据信息的实时交換。本专利技术提供的基于McBSP接ロ分时复用的背板总线结构如图I所示，包括数字信号处理器DSP模块、背板总线接ロ模块和背板总线逻辑控制模块。所述数字信号处理器DSP模块位于控制器各CPU板卡上，与背板总线接ロ模块通过多通道缓冲串行外设接ロ McBSP接ロ相连接并收发实时数据信息；所述背板总线接ロ模块用于在各CPU板卡间建立数据通信通道；所述背板总线逻辑控制模块与数字信号处理器DSP模块、背板总线接ロ模块连接，用于控制总线数据流，完成总线的分时复用，实现各个CPU板卡数字信号处理器DSP模块间的高速实时数据交互。板卡CPU的数量至少为2，所述数字信号处理器DSP模块、背板总线接ロ模块和背板总线逻辑控制模块的数量均至少为2 ;背板总线接ロ模块之间通过背板互连线连接。数字信号处理器DSP模块采用带有McBSP接ロ的数字信号处理器；所述背板总线接ロ模块采用M-LVDS收发器，其型号为SN65MLVD204A，该芯片具备良好的ESD防护电路；背板总线逻辑控制模块采用可编程逻辑器件。背板总线逻辑控制模块的可编程逻辑器件从数字信号处理器DSP模块处获取相关配置信息，产生背板总线接ロ模块M-LVDS收发器的方向控制信号。本专利技术还提供了一种基于McBSP接ロ分时复用的背板总线分时复用方法，该方法包括下述步骤(I)设定McBSP通信速率，按照各个CPU板卡数字信号处理器DSP模块间需要交互的信息量配置DSP模块的数据帧通道信息和帧数据周期；设定其中一块板卡数字信号处理器DSP模块的McBSP处于主状态，主动产生数据帧同步信号和时钟信号；(2)背板总线逻辑控制模块依据步骤(I)确定的McBSP通道配置情况，确定各板卡发送数据的时间片段信息；设立对McBSP总线时钟信号进行计数的计数器，并在McBSP的帧同步信号高电平情况下清该计数器。计数器的计数值与时间片段信息比较，并产生本文档来自技高网...

【技术保护点】
一种基于McBSP接口分时复用的背板总线，其特征在于，所述背板总线包括数字信号处理器DSP模块、背板总线接口模块和背板总线逻辑控制模块；所述数字信号处理器DSP模块、背板总线接口模块和背板总线逻辑控制模块均设置于电力电子控制器CPU板卡上；所述CPU板卡的数量至少为2；其中：数字信号处理器DSP模块：通过多通道缓冲串行外设接口McBSP接口与背板总线接口模块相连接并收发实时数据信息；背板总线接口模块：用于在各板卡的数字信号处理器DSP模块间建立数据通信通道；背板总线逻辑控制模块：用于控制背板数据总线数据流，完成背板总线的分时复用，用于实现各板卡的数字信号处理器DSP模块间的实时数据交互。

【技术特征摘要】

【专利技术属性】
技术研发人员：詹雄，赵刚，王宇红，黄大钢，崔虎宝，
申请(专利权)人：国家电网公司，国网智能电网研究院，中电普瑞科技有限公司，
类型：发明
国别省市：