协调并行接口干扰适应性和数据速率的打印机控制系统技术方案

一种协调并行接口干扰适应性和数据速率的打印机控制系统，包括ＩＥＥＥ１２８４协议模块，打印机控制器模块，其特征在于打印机接口的所有控制线和数据线回路中加入数字化干扰防护模块；所述控制线的数字化干扰防护模块包括参数寄存器Ａ，输入比较器Ａ，延迟计数器Ａ，延迟比较器Ａ，取样锁存器Ａ，取样锁存器Ｃ，其中输入比较器Ａ连接控制线和延迟计数器Ａ，延迟比较器Ａ连接延迟计数器Ａ和参数寄存器Ａ，并通过取样锁存器Ｃ连接ＩＥＥＥ１２８４协议模块，取样锁存器Ａ与取样锁存器Ｃ通过控制线串接，并连接到ＩＥＥＥ１２８４协议模块；所述数据线的数字化干扰防护模块包括参数寄存器Ｂ，输入比较器Ｂ，延迟计数器Ｂ，延迟比较器Ｂ，取样锁存器Ｂ，取样锁存器Ｄ，其中输入比较器Ｂ连接数据线和延迟计数器Ｂ，延迟比较器Ｂ连接延迟计数器Ｂ和参数寄存器Ｂ，并通过取样锁存器Ｄ连接ＩＥＥＥ１２８４协议模块，取样锁存器Ｂ与取样锁存器Ｄ通过数据线串接，并连接到ＩＥＥＥ１２８４协议模块。（*该技术在2013年保护过期，可自由使用*）

【技术实现步骤摘要】
协调并行接口干扰适应性和数据速率的打印机控制系统
：本技术涉及计算机
，尤其涉及一种提高打印机并行接口的实用性能的系统。
技术介绍
：IEEE1284高速并行接口是目前最为广泛使用的打印机接口标准之一。在高速打印机的接口设计中，抗干扰能力和数据传输速率方面的设计质量，对打印机产品的用户环境适应性、工作稳定性和打印速度有着重要的影响。随着PC主机软硬件性能的高速发展，目前比较复杂的打印作业，如汉字激光打印和图形图象输出应用领域，几乎全部或越来越多地采用传输数据量较大的光栅图象压缩方式，因而对打印机并行口的数据传输速率的要求越来越高。为了满足数据传输速率方面的要求，人们往往不得不牺牲干扰防护方面的性能，因而对主机接口控制器的性能或接口电气环境的要求随之提高。另一方面，为了不过分降低干扰防护能力，目前多数产品设计中一般又不得不把数据传输速率限定在500KByte/S之内，因而对充分发挥高速激光打印机的性能很不利。图1所示的是一种典型的打印机并行接口抗干扰解决方案。xCtrol[3..0]表示打印机并行口的4条输入控制线：nInit，nSelectIn，nAutoFd，nStrobe，；XD[7..0]表示8条双向数据线；xStatus[4..0]表示5条输出状态线：Perror，nAck，Busy，nFault，Select。图2a和图2b是常规打印机并行接口常用的抗干扰电原理图：W为限幅保护二极管，Rup为逻辑上拉电阻，T为schmitt反相整形器。在实际电路设计中，一般满足条件：R＜＜Rup，R＜＜Rsr(反相器输入电阻)，所以R和C的参数选择和schmitt整形器的V+和V-参数，基本上决定了该电路的抗干扰能力和可能达到的数据传输速率。典型的RC低通滤波网络具有电路简单和硬件成本低等优点，但在提高干扰防护能力和数据速率方面存在一些难以兼顾的矛盾。例如：选择较大的RC时间常数对提高干扰防护能力有利，但数据传输速率方面的性能很容易变劣。例如：根据IEEE1284并行接口规范，在高速ECP工作模式下的nStrobe信号线-->的信号脉冲宽度可能小到500ns(参见图3)。根据脉冲电路的暂态分析知识，我们知道为了满足较大数据传输速率的要求，RC参数的选择一般需要满足3RC＜500ns。进一步工程估算表明，为了满足1Mbyte/S左右数据速率的要求，该电路可有效滤除的干扰脉冲的最大宽度不容易超过40ns，所以如果在非信号区间(本例中40ns..500ns)内出现脉冲干扰，那么只要幅度突破schmitt整形器的门槛电压V+(约1.6V)和V-(约0.8V)，就很可能导致打印误码或其他稳定性问题。在主机和打印机的并行口接驳方式中，在设备端观察到的干扰多以单脉冲“毛刺”形式出现，但跳变振铃和随机序列脉冲也偶有发生实例。如果干扰出现在数据线，容易引起打印误码问题；如果干扰出现在控制线，除了误码之外还往往导致IEEE1284接口协议状态机的混乱。考察上述常规的解决方法，在干扰有效防护区(＝＜40ns)和信号区(＞＝500ns)之间存在一个很宽的过渡区域，是限制干扰防护和数据速率性能提升的外在表现。换言之，如果设法把该过渡区域的下限提高，但上限保持不变甚至下移，那么等效于同时提升打印机并行接口的上述两个主要的性能指标，对高速打印机应用很有意义。就目前常见的产品设计应用技术而言，传统的模拟干扰防护技术很难有效和高性能价格比地解决这类问题。
技术实现思路
：本技术的目的在于提供一种兼除打印机并行接口控制线和数据线干扰的简单实用的数字化控制系统。本技术包括IEEE1284协议模块，打印机控制器模块，打印机并行接口的所有控制线和数据线回路中加入数字化干扰防护模块；控制线数字化干扰防护模块包括参数寄存器A，输入比较器A，延迟计数器A，延迟比较器A，取样锁存器A、取样锁存器C；数据线数字化干扰防护模块包括参数寄存器B，输入比较器B，延迟计数器B，延迟比较器B，取样锁存器B、取样锁存器D。本技术的参数寄存器A，B可通过CPU优化算法获取计数阈值X的动态设置。参数寄存器A和B可为同一个参数寄存器，即控制线的数字化干扰防护模块和数据线的数字化干扰防护模块共用一个参数寄存器。-->本技术的计数阀值X满足：Xmin＝＜X＜Xmax，Xmin＝Round(Tnoise/Tclock)，Xmax＝Round(Tsignal/Tclock-2)，其中，Xmax表示在最大数据传输速率期望值限定条件下，预值X的最大取值限制；Round表示对后面计算的结果进行取整运算；Tclock表示取样时钟的周期；Tsignal表示控制线中可能出现的最小信号脉冲宽度，与数据传输速率的期望值密切关联；Tnoise＝Tnoise_p，，表示设计希望的可有效抑制的最大单脉冲干扰的宽度。本技术中的控制线输入可通过RC低通滤波网络和schmitt整形器与外部接口隔离。如果对数据速率有较高的要求，应选择适当的RC参数值，以免对设计期望值产生明显的影响。本技术中的数据线输入可通过双向总线收发器隔离，输入端RC低通滤波网络在实际产品设计中可考虑部分省去。本技术的原理是在打印机并行接口的所有控制线和数据线回路中加入数字化干扰防护模块，在去除干扰脉冲后，再输出给后继的IEEE1284模块。控制线的数字化干扰防护模块工作模式为：参数寄存器A根据经验数据，设置干扰信号防护的计数阈值X；输入比较器A比较取样锁存器A和对应的控制线信号Ctrol[3..0]，实时监视控制信号线的各种跳变；当两组对应信号线的逻辑电平完全相同时，输入比较器A输出正有效的计数控制信号CountA，对延迟计数器A执行“同步计数”的操作，对取样锁存器A执行“数据保持”的操作；当两组对应信号线的逻辑电平不同时，输入比较器A输出无效的计数控制信号CountA，对延迟计数器A执行“复位清0”的操作，对取样锁存器A执行“取样更新”的操作；延迟计数器A在其计数值等于或大于参数寄存器A的预设计数阈值X时，输出正有效的取样控制信号SampleEna；当SampleEna＝1时，取样锁存器C执行“取样更新”的操作，取样更新数据来自取样锁存器A的输出Ctrolm[3..0]；取样锁存器C向IEEE1284模块输出去除了干扰的并行口控制信号CtrolQ[3..0]；-->数据线的数字化干扰防护模块工作模式为：参数寄存器B根据经验数据，设定干扰信号防护的计数阈值X值；输入比较器B比较取样锁存器B和对应的数据线信号D[7..0]，实时监视数据线信号的各种跳变；当两组对应信号线的逻辑电平完全相同时，输入比较器B输出正有效的计数控制信号CountB，对延迟计数器B执行“同步计数”的操作，对取样锁存器B执行“数据保持”的操作；当两组对应信号线的逻辑电平不同时，输入比较器B输出无效的计数控制信号CountB，对延迟计数器B执行“复位清0”的操作，对取样锁存器B执行“取样更新”的操作；延迟计数器B在其计数值等于或大于参数寄存器B的预设限值计数阈值X的值时，产生正有效的取样控制信号SampleD，对取样锁存器D执行“取样更新”的操作，取样更新数据来自取样锁存器B的输出Dm[7..0]；取样锁存器D向本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种协调并行接口干扰适应性和数据速率的打印机控制系统，包括IEEE1284协议模块，打印机控制器模块，其特征在于打印机接口的所有控制线和数据线回路中加入数字化干扰防护模块；所述控制线的数字化干扰防护模块包括参数寄存器A，输入比较器A，延迟计数器A，延迟比较器A，取样锁存器A，取样锁存器C，其中输入比较器A连接控制线和延迟计数器A，延迟比较器A连接延迟计数器A和参数寄存器A，并通过取样锁存器C连接IEEE1284协议模块，取样锁存器A与取样锁存器C通过控制线串接，并连接到IEEE1284协议模块；所述数据线的数字化干扰防护模块包括参数寄存器B，输入比较器B，延迟...

【专利技术属性】
技术研发人员：陈文先，徐忠良，
申请(专利权)人：上海北大方正科技电脑系统有限公司，
类型：实用新型
国别省市：