描述了一种方法，通过存储器控制器（９０４）加速包括在多存储体型存储器（９０８）中的存储体内的存储页的存储器访问速度。输入的系统地址被存储器控制器（９０４）接收，包括请求的存储体编号和请求的页编号。随后，在包括在定位的页寄存器内的存储的页地址与请求的页地址相比较之后，相应请求的存储体的页寄存器编号被定位。然后，当存储的页地址与请求的存储体的请求的页地址相匹配时，就访问对应请求的存储体编号的存储体内的请求的页。（*该技术在2019年保护过期，可自由使用*）
【技术实现步骤摘要】
技术介绍
本专利技术总的涉及计算系统。更具体地，本专利技术涉及访问计算系统如多处理器计算机系统等内的共享的资源。更进一步说，本专利技术提供了通用访问共享资源的装置和方法。
技术介绍
在基本的计算机系统中，中央处理器或CPU，按照存储在相应的存储器内的预定的程序或指令集来运行，除了存储处理器借助运行的指令集或程序外，还提供了在处理器存储器或相关的附加的存储器中的存储空间，以便于中央处理器在处理过程中处理信息。基于哪一个处理器用于执行程序，附加的存储器用作由处理器生成的信息的存储器和临时信息的存储器，或“中间结果暂存器(scratchpad)”。另外，为了利用系统的输出装置，相关的存储器提供放置处理器操作指令集的输出信息的位置。在为了访问内存，很多组件(处理器、硬盘等)必须共享公共的总线的系统中，很可能出现存储器访问冲突。尤其是在多处理器计算机系统中，系统使用不同的处理器同时的操作，访问内存或共享的资源，变得复杂了。由于各个处理器或处理器系统很可能同时请求访问同一个内存，处理器之间的冲突通常是不可避免的。实质上，在多处理器计算机系统中，两个或者多个处理器或处理器系统周期性的导致关于公共内存的存储指令的重叠。解决共享内存的存储器访问请求的冲突的传统方法包括，一种情况是，各个处理器使用完全冗余的内存，并隔离处理器系统。但是，这种解决冲突的存储器访问请求的方法经常不能发挥多处理器系统的优势。如果按照同一数据提供并行的计算的方式操作，系统中一个处理器支持其它处理器的操作，这样的多处理器系统极其高效。传统地，这种处理器系统可能是分时的(time shared)，其中的处理器竞争访问共享的资源如内存，或者处理器系统是双重端口的，其中的各处理器由自己的内存总线，比如其它的已经给予访问时，对其进行排队。已经有多种方法用于避免上述的冲突问题。一种方法是，通过顺序操作处理器或者通过分时操作处理器，来达到避免冲突。这种方法中，为了避免冲突，处理器只是的“依次”访问共享的资源。通常使用的这种系统包括“通行铃(passing the ring)”或“标记系统”，系统中，可能冲突的处理器被系统简单的轮询，按照预定的与关于一组用户的通行铃同样的顺序。不幸的是，使用顺序的处理器访问方法对整个计算机系统有很大的限制。这种限制源自于系统轮询竞争的处理器所用的实际时间。另外，如果单个的处理器在运行并请求访问共享的内存，比如，由于系统单步调试序列，处理器访问共享的资源时，在每个内存周期后有一个延时产生。另一个传统的避免冲突的方法是依靠在计算机系统内的处理器中建立优先级。这种方法假定各个处理器具有分配给它的关于系统重要性层次的优先权。每次出现冲突时，存储器控制器只为具有最高优先权的处理器提供访问。比如，在一个具有两个处理器的系统中，第一和第二处理器访问共享的存储器，该存储器一般是要求周期性刷新存储器所保留的存储数据的动态RAM(DRAM)型存储器。一般地，DRAM型存储器由单独的独立更新系统刷新。在这样的多处理系统中，两个处理器和更新系统都争相访问公共存储器。系统存储器控制器将处理存储器访问请求冲突，或者命令，正如分配给处理器的不同的优先权和更新系统所决定的那样。尽管这种系统解决了冲突，并且在一定程度上比纯粹的顺序冲突避免系统的效率更高，但该系统仍然缺乏灵激活。另一种解决冲突的方法包括在存储器控制器中加入决策能力。遗憾的是，存储器控制器的决策部分要在时钟系统的控制和时序下操作，问题就来自于，在存储器控制器能够授权访问公共存储器之前，用来执行真正的决策的实际时间。不幸的是，执行真正的决策的问题很大程度上削弱了传统的存储器控制器授权访问多条型存储器系统的能力。在多存储体(multi-bank)型存储器系统中，实际的存储器核心被分成指定的区域和组，其中存储着要检索的数据。虽然准备了更快更有效的存储器访问，但传统的存储器控制器在处理多存储体型存储装置时所要求的复杂性实际上减缓了整个系统的总的访问速度。如上所述，很显然，可以期望有一种分优先级访问外部装置的方法和设备。专利技术概述按照本专利技术，公开了一种方法，通过存储器控制器加速包括在多存储体型存储器中的存储体内的存储页的存储访问速度。在一个实施方案中，存储器控制器包括多个页寄存器，每个页寄存器对应多个存储体中的一个，其中对应特定存储体的页寄存器用于存储特定的存储体编号、位于特定的存储体编号内的打开的页地址和打开的页状态。存储器控制器还包括连接到多个页寄存器的每个页寄存器的可调整的比较器单元。存储器控制器接收输入的系统地址请求，包括请求的存储体编号和请求的页编号。然后，由比较器定位对应请求的存储体编号的页寄存器，之后，包含在被定位的页寄存器内的存储页地址与请求的页地址相比较。当存储的页地址与请求的存储体的请求的页地址相匹配时，访问在对应请求的存储体编号的存储体中的请求的页。参考说明书的其余部分和附图，可以更进一步的理解本专利技术的特性和优点。附图简述下面借助附图中的实例来解释本专利技术，而不意味着限制；附图中相同的标号代表相同的单元，其中附图说明图1A示出了符合本专利技术一个实施方案的通用控制器的概略的实现；图1B示出了如图1A所示的通用控制器的具体实现；图1C示出了符合本专利技术一个实施方案的连接到通用控制器的地址空间控制器；图1D示出了如图1C所示的地址空间控制器的具体实现；图1E示出了按照本专利技术一个实施方案的典型的请求/响应ID编号；图2A示出了按照本专利技术一个实施方案的一般的通用指令；图2B示出了适合于请求存储页读指令的如图2A中所示的具体的通用指令；图2C示出了由图2B所示的典型指令的指令组成之间提供适当的时序间隔所构成的顺序指令的示例；图3示出了按照本专利技术一个实施方案的资源标志；图4示出了按照本专利技术一个实施方案，通用控制器详细处理访问共享的资源的流程图；图5示出了按照本专利技术一个实施方案，通用控制器确定资源的状态和执行操作的步骤的处理；图6示出了按照本专利技术一个实施方案，通用控制器根据处理确定操作步骤之间适当的时序的处理；图7A和7B示出了按照本专利技术一个实施方案，页命中/错过控制器；图8示出了按照本专利技术一个实施方案的存储体访问控制器；图9A示出了按照本专利技术一个实施方案的基于多处理器系统的典型的SLDRAM；图9B为一个时序图示出了如图9A所示的多处理器的典型的SLDRAM总线交易；图10是一个符合本专利技术一个实施方案的存储器控制器的方框图；图11是一个符合本专利技术一个实施方案的约束模块的方框图；图12是符合本专利技术一个实施方案的典型的SLDRAM指令时序图；图13A-13C示出了存储器指令的重排序的时间线，按照本专利技术的一个特殊的实施方案；图14是一个按照本专利技术的一个特殊实施方案设计的存储器控制器的部分方框图；图15是一个按照本专利技术的一个特殊实施方案设计的重排序电路的方框图；图16，如图15的重排序电路的更详细的方框图；图17是一个符合本专利技术的一个特殊实施方案的指令队列项内容图；图18是一个地址移位器的特殊实施方案的方框图；图19是一个符合本专利技术的一个特殊实施方案的数据队列项内容图；图20示出了一个冲突检测系统，也就是如图15所示的冲突检测系统的另一个实现；图21示出了一个典型的时序图，说明每次读/写指令到目标装置是如何涉及数据包传本文档来自技高网...
【技术保护点】
一种通过存储器控制器加速包括在多存储体型存储器中的存储体内的存储页的存储访问速度的方法，其中的存储器控制器包括多个页寄存器，每个页寄存器对应多个存储体中的一个，其中对应特定存储体的页寄存器用于存储特定的存储体编号、位于特定的存储体编号内的打开的页地址和打开的页状态，以及其中的存储器控制器还包括连接到多个页寄存器的每个页寄存器的可调整的比较器单元，包括： 接收输入的系统地址请求，其中输入的系统地址请求包括请求的存储体编号和请求的页编号； 由比较器定位对应请求的存储体编号的页寄存器； 比较包括在定位的页寄存器内的页地址和请求的页地址； 当存储的页地址与请求的存储体的请求的页地址相匹配时访问在对应请求的存储体编号的存储体中的请求的页。
【技术特征摘要】
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【专利技术属性】
技术研发人员：H斯特拉科夫斯基，P斯扎贝尔斯基，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]
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