时序不灵敏及无假信号逻辑设备制造技术

一种时序不灵敏及无假信号（ＴＩＧＦ）逻辑设备，可以采取任何锁存器或边沿触发器的形式。在一个实施例中，提供一个触发信号以更新ＴＩＧＦ逻辑设备。在与估算周期相邻的短触发周期中提供触发信号（图５９）。在锁存器的形式中，ＴＩＧＦ锁存器包括保持ＴＩＧＦ锁存器当前状态直到接收到触发信号的触发器（图５９）。还提供一个多路复用器以接收新的输入值和老的储存值。启动信号作为多路复用器的选择器信号。在触发器形式中，ＴＩＧＦ触发器包括保持新输入值的第一触发器，保持当前存储值的第二触发器，和时钟边沿检测器。因为一个专用触发器存储新输入值，这有效的阻止了估算过程中输入的变化，所以避免了保持时间扰乱的问题。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及电子设计自动化(EDA)。更具体的说，本专利技术涉及可以解决多种应用中的保持时间和时钟假信号问题的数字逻辑装置，包括模拟，硬件加速和协同校验。
技术介绍
通常，电子设计自动化(EDA)是一种基于计算机的工具，其配置在各种工作站上，为设计者提供自动化或半自动化的工具，用于设计和验证用户的自定义电路设计。EDA通常可用于任何电子设计的建立，分析和编辑，这些设计的目的是模拟，仿真，原型设计，执行，或计算。EDA技术还可用来进行系统(即目标系统)的开发，这些系统将使用用户设计的子系统或组件。EDA的最终结果为一个改进并增强的设计，其一般为离散集成电路或印刷电路板的形式，其改良了原始设计并且保持了原始设计的灵魂。各种使用并受益于EDA技术的工业认识到软件模拟电路设计后进行硬件仿真的价值。然而，目前的软件模拟和硬件仿真/加速对用户来说很麻烦，这是因为这些处理具有分离和独立的特点。例如，用户可能需要在一部分时间里利用软件模拟去模拟或调试电路设计，在其他时间中使用这些结果并利用硬件模型加速模拟过程，在选时序间检查各个寄存器和电路中的组合逻辑值，并且在随后的时间里返回软件模拟，所有这些都在一个调试/测试进程中。此外，当内部寄存器和组合逻辑值随着模拟时间的推进发生改变时，用户应该可以监视这些变化，即使变化发生在硬件加速/仿真过程中的硬件模型中。为了解决使用两个分离和独立的纯软件模拟和纯硬件仿真/加速过程带来的令人困扰的问题，协同模拟应运而生，其使得整个系统更加友好。但是，协同模拟仍具有一些缺点(1)协同模拟系统需要手动调整分区，(2)协同模拟使用两个松耦联的引擎，(3)协同模拟速度和软件模拟速度一样慢，以及(4)协同模拟系统会遭遇竞态状态。首先，由手动而不是自动来处理软件和硬件之间的划分，这更加重了用户的负担。大体上，协同模拟需要用户自己基于非常大的功能块，在软件和硬件中划分设计(开始于行为层次设计，再是RTL(寄存器传送)设计，接着是门级层次设计)并测试模型。这样的限制需要用户具有一定的水平。其次，协同模拟系统使用两个松耦联的独立引擎，其引发了引擎间同步，协调和适应性的问题。协同模拟需要两个不同的校验引擎之间的同步---软件模拟和硬件仿真。即使软件模拟器端与硬件加速器端连接，也仅有外部引出脚数据可供检查和载入。模型化电路中处于寄存器和组合逻辑等级的值不可简单的用于检查和从一端到另一端的下载，限制了这些协同模拟器系统的应用。当用户从软件模拟转换到硬件加速或反之时，他一般必须重新模拟整个设计。因此，如果用户期望在单一调试进程中实现软件模拟和硬件仿真/加速之间的转换，同时还可以检查寄存器和组合逻辑值，协同模拟器系统则无法提供此功能。第三，协同模拟速度和模拟速度一样慢。协同模拟需要两个不同的校验引擎之间的同步---软件模拟和硬件仿真。每个引擎具有自己的驱动模拟或仿真的控制机制。这表示软件和硬件之间的同步将导致整体性能的速度与软件模拟速度一样慢。为协调这两个引擎操作的附加消耗更加剧了协同模拟系统的低速问题。第四，协同模拟系统由于时钟信号之间的竞态状态将会遭遇设置，保持时间和时钟假信号问题。协同模拟器使用硬件驱动时钟，这导致它们由于不同的导线线路长度，在不同的时间处于不同逻辑元件的输入端。当需要这些逻辑元件同时估算数据时，由于一些逻辑元件在某个时期估算数据而其他逻辑元件在不同的时期估算数据，就会产生估算结果的不确定性。因此，需要一种可以解决由目前已知的系统所带来的问题的系统或方法，已知系统包括模拟系统，硬件仿真系统，硬件加速器，协同模拟和协同校验系统。
技术实现思路
本专利技术以灵活和快速的模拟/仿真系统的形式为上述问题提供了解决方案，在此我们称之为“模拟仿真系统(SEmulation system)”，“模拟仿真器系统(Semulator system)”，或协同校验系统，其中包含可重新配置的计算系统(或RCC计算系统)和可重新配置的硬件阵列(或RCC硬件阵列)。本专利技术的模拟仿真系统和方法为用户提供了将他们的电子系统设计转变为可供模拟的软件和硬件形式的能力。模拟仿真系统一般为软件控制的仿真器或硬件加速的模拟器，并且在其中使用本专利技术的方法。因此，纯软件模拟是可行的，但也可通过使用硬件模型加速模拟。可以用软件控制硬件加速的启动，停止，断言值和检查值的操作。还提供内部电路仿真模式以在电路的目标系统环境下测试用户电路设计。此外，也提供软件控制。系统的核心是软件内核，其控制软件和硬件模型，通过允许用户启动，停止，断言值，检查值，以及在各种模式间切换来为用户提供更强的运行时间灵活性。内核通过对寄存器的启动输入控制硬件中的数据估算来控制各个模式。根据本专利技术的模拟仿真系统和方法提供了4种操作模式(1)软件模拟，(2)通过硬件加速的模拟，(3)内部电路仿真(ICE)，以及(4)后模拟分析。在一个较高的层次，本专利技术是以上述4种模式之每一种或这些模式的各种组合实施的，如下所述(1)单独的软件模拟；(2)单独通过硬件加速的模拟；(3)单独的内部电路仿真(ICE)；(4)单独的后模拟分析；(5)软件模拟和通过硬件加速模拟；(6)软件模拟和ICE；(7)通过硬件加速模拟和ICE；(8)软件模拟，通过硬件加速模拟和ICE；(9)软件模拟和后模拟分析；(10)通过硬件加速模拟和后模拟分析；(11)软件模拟，通过硬件加速模拟和后模拟分析；(12)ICE和后模拟分析；(13)软件模拟，ICE，后模拟分析；(14)通过硬件加速模拟，ICE，后模拟分析；以及(15)软件模拟，通过硬件加速模拟，ICE和后模拟分析。其他组合也是可行的并在本专利技术的范围之内。每个模式或模式组合提供了下列特性或特性组合(1)人工或自动在模式间切换；(2)应用一用户可以在模式间切换，并可以启动，停止，断言值，检查值，以及通过模拟或仿真过程的单步周期；(3)生成软件模型和硬件模型的编译过程；(4)以主控制循环控制所有模式的软件内核，在一个实施例中，其包括的步骤有初始化系统，估算激活的测试平台程序/组件，估算时钟组件，检测时钟边沿，更新寄存器和存储器，传递组合组件，推进模拟时间，以及当激活测试平台程序存在时继续执行该循环；(5)组件类型分析以生成硬件模型；(6)在一个实施例中，通过分群，布局和布线将硬件模型映射成可重新配置的电路板；(7)在一个实施例中，软件时钟设置通过门控时钟逻辑分析和门控数据逻辑分析来避免竞态状态；(8)在一个实施例中，通过下列步骤实现软件时钟，在软件模型中检测时钟边沿以触发硬件模型中的启动信号，从主时钟至时钟边沿寄存器的时钟输入通过门控时钟逻辑发送信号，将时钟启动信号送至硬件模型寄存器的启动输入，通过门控数据逻辑将数据从主时钟寄存器送至硬件模型寄存器，以及复位时钟边沿寄存器，屏蔽对硬件模型寄存器的启动输入的时钟启动信号；(9)为调试进程和后模拟分析记录选择数据；(10)组合逻辑再生成；(11)在一个实施例中，基本构件块为具有异步输入和同步输出的D-型寄存器；(12)每个芯片中的地址指示器；(13)多路复用的跨芯片地址指示器链路；(14)FPGA芯片阵列和其互连方案；(15)具有可以与PCI总线系统性能相比的总线的若干组FPGA芯片；(16)可以使用背负式电路本文档来自技高网...

【技术保护点】
一种逻辑设备，其包括：一个第一逻辑，其具有第一输入端，第二输入端，第一输出端和控制输入端；以及一个用于存储当前值的第二逻辑，其具有第一触发输入端，连接第一输出端的第三输入端，以及连接第一逻辑的第二输入端的第二输出端，其中当在 触发输入端接收到触发信号时，第二逻辑更新到与第一输出端上的值有关的值。

【技术特征摘要】

【专利技术属性】
技术研发人员：曾平圣，梁小萍，沈崑旭，
申请(专利权)人：韦里希特外观有限公司，
类型：发明
国别省市：US[美国]