本发明专利技术提供了逻辑时序单元及基于该时序单元的自动化设计平台,本发明专利技术逻辑时序单元包括数据输入端口、主锁存器输出端口、从锁存器输出端口和时钟输入端口及其内部结构，通过一定的程序流程，在逻辑系统不满足时序时，将系统中的逻辑链进行优化，使逻辑时序得到充分利用，大幅提高逻辑电路最高工作时钟频率。
【技术实现步骤摘要】
本专利技术涉及一种逻辑时序设计及基于该时序单元的自动化设计平台。
技术介绍
在现有的技术中，逻辑电路工作的最高时钟频率取决于最长逻辑链，以图I为例，逻辑链LI，L2, L3长度分别为50纳秒，40纳秒，100纳秒，逻辑链L3决定系统工作的最高时钟频率不得高于10兆赫兹，从而限制了逻辑电路的工作速度。另一方面，在图I中，对于逻辑链LI和L2，为了等待L3计算完成，分别至少有50纳秒和60纳秒的等待时间，造成了时序浪费。
技术实现思路
本专利技术为了解决上述
技术介绍
中的不足之处，提供一种逻辑时序设计及基于该时序单元的自动化设计平台，其将系统中的逻辑链进行优化，使时序得到充分利用，大幅提高逻辑电路最高工作时钟频率。为实现上述目的，本专利技术采用的技术方案为一种逻辑时序单元，其特征在于逻辑时序单元包括数据输入端口、主锁存器输出端口、从锁存器输出端口和时钟输入端口 ；所述的主锁存器由相串联的带有差分使能端口的倒相器一、倒相器二和带有差分使能端口的倒相器三构成；所述的从锁存器由相串联的带有差分使能端口的倒相器四、倒相器五和带有差分使能端口的倒相器六构成；所述的时钟产生电路由相串联的倒相器七和倒相器八构成；所述的倒相器二的输出端连接有主锁存器输出缓冲器，倒相器五的输出端连接有从锁存器输出缓冲器。根据不同集成电路生产工艺特点，调整主锁存器输出缓冲器，从锁存器输出缓冲器，优化逻辑时序单元的主锁存器输出端口和从锁存器输出端口，得到时序单元内部延时和带负载能力。根据需要为逻辑时序单元的主锁存器输出端口和从锁存器输出端口增加对应的反相逻辑输出端口，增强时序单元的输出逻辑功能和电子自动化设计平台优化空间，简化时序单元间逻辑链长度。根据实际逻辑需求，为逻辑时序单元增加复位和置位端口，相应对由相串联的带有差分使能端口的倒相器一、倒相器二和带有差分使能端口的倒相器三构成的主锁存器和对相串联的带有差分使能端口的倒相器一、倒相器二和带有差分使能端口的倒相器三构成的从锁存器进行修改，分别增加复位和置位控制，加强系统对逻辑时序单元的控制能力。根据实际逻辑需求，为逻辑时序单元增加扫描链对带有差分使能端口的倒相器一、带有差分使能端口的倒相器三、带有差分使能端口的倒相器四、带有差分使能端口的倒相器六和时钟门控端口强系统可测试性，或满足系统低功耗设计需求。所述的该时序单元的自动化设计平台的程序流程为 (1)开始； (2)输入电路描述、时序约束和工艺库；(3)基于逻辑时序单元为时序单元且仅以从锁存器输出端口为输出翻译电路描述；(4)以逻辑时序单元的时钟输入端口为起始，数据输入端口为终点，计算各逻辑链长度； (5)逻辑链优化； (6)所有逻辑链长度满足时序约束，是，则输出门级网表，结束；否，则对所有不满足时序约束的逻辑链起始端时序单元输入端逻辑链进行优化，得到合适的时间裕度； (7)基于逻辑时序单元为时序单元仅以主锁存器输出端口为 输出翻译时序不收敛的逻辑链； (8)将时序不收敛的逻辑链分割或复制； (9)将分割后的逻辑链间插入合适延时； (10)计算分割后逻辑链长度； (11)逻辑链长度满足时序约束，是，则是，则输出门级网表，结束；否，则修改电路描述、时序约束；返回步骤(2)。与现有技术相比，本专利技术具有的优点和效果如下本专利技术基于时序单元实现电子自动化设计，减少时序浪费，使时序得到充分利用，并幅提高逻辑电路时钟频率。四附图说明 图I是逻辑系统时序不意 图2是本专利技术提供的新型时序单元结构 图3是本专利技术提供的电子自动化设计平台方案流程 图4是本专利技术提供的电子自动化设计平台方案工作示意 图5是常用可编程计数器结构 图6是常用可编程计数器时序单元结构 图7是本专利技术实施例可编程计数器时序单元结构 图8是本专利技术实施例可编程计数器结构 图9是本专利技术实施例优化后可编程计数器结构 I-数据输入端口，2-主锁存器输出端口，3-从锁存器输出端口，4-时钟输入端口，5，-端口一，6-端口二，7-倒相器八，8-从锁存器输出缓冲器，9-主锁存器输出缓冲器，10-倒相器七，11-逻辑时序单元，12-差分使能端口的倒相器一，13-倒相器二，14-差分使能端口的倒相器三，15-带有差分使能端口的倒相器四，16-倒相器五，17-带有差分使能端口的倒相器六。五具体实施例方式 一种逻辑时序单元，逻辑时序单元11包括数据输入端口 I、主锁存器输出端口 2、从锁存器输出端口 3和时钟输入端口 4 ;所述的主锁存器由相串联的带有差分使能端口的倒相器一 12、倒相器二 13和带有差分使能端口的倒相器三14构成；所述的从锁存器由相串联的带有差分使能端口的倒相器四15、倒相器五16和带有差分使能端口的倒相器六17构成；所述的时钟产生电路由相串联的倒相器七10和倒相器八7构成；所述的倒相器二 13的输出端连接有主锁存器输出缓冲器9，倒相器五16的输出端连接有从锁存器输出缓冲器8。所述的带有差分使能端口的倒相器一 12、带有差分使能端口的倒相器三14、带有差分使能端口的倒相器四15和带有差分使能端口的倒相器六17上设置有端口一 5和端口二 6。本专利技术可根据不同集成电路生产工艺特点，调整主锁存器输出缓冲器9，从锁存器输出缓冲器8，优化逻辑时序单元11的主锁存器输出端口 2和从锁存器输出端口 3，得到时序单元内部延时和带负载能力。本专利技术可根据需要为逻辑时序单元11的主锁存器输出端口 2和从锁存器输出端口 3增加对应的反相逻辑输出端口，增强时序单元的输出逻辑功能和电子自动化设计平台优化空间，简化时序单元间逻辑链长度。本专利技术可根据实际逻辑需求，为逻辑时序单元11增加复位和置位端口，相应对由相串联的带有差分使能端口的倒相器一 12、倒相器二 13和带有差分使能端口的倒相器三14构成的主锁存器和对相串联的带有差分使能端口的倒相器一 12、倒相器二 13和带有差分使能端口的倒相器三14构成的从锁存器进行修改，分别增加复位和置位控制，加强系统对逻辑时序单元11的控制能力。本专利技术可根据实际逻辑需求，为逻辑时序单元11增加扫描链对带有差分使能端口的倒相器一 12、带有差分使能端口的倒相器三14、带有差分使能端口的倒相器四15、带有差分使能端口的倒相器六17和时钟门控端口加强系统可测试性，或满足系统低功耗设计需求。所述的基于该时序单元的自动化设计平台的程序流程为 (1)开始； (2)输入电路描述、时序约束和工艺库SI； (3)基于逻辑时序单元11为时序单元且仅以从锁存器输出端口为输出翻译电路描述S2 ； (4)以逻辑时序单元11的时钟输入端口为起始，数据输入端口为终点，计算各逻辑链长度S3 ； (5)逻辑链优化S4; (6)所有逻辑链长度满足时序约束S5，是，则输出门级网表S6，结束；否，则对所有不满足时序约束的逻辑链起始端时序单元输入端逻辑链进行优化，得到合适的时间裕度S7 ； (7)基于逻辑时序单元11为时序单元仅以主锁存器输出端口为输出翻译时序不收敛的逻辑链S8 ； (8)将时序不收敛的逻辑链分割或复制S9； (9)将分割后的逻辑链间插入合适延时SlO； (10)计算分割后逻辑链长度Sll； (11)逻辑链长度满足时序约束S12，是，则是，则输出门级网表S本文档来自技高网...
【技术保护点】
一种逻辑时序单元，其特征在于：逻辑时序单元（11）包括数据输入端口（1）、主锁存器输出端口（2）、从锁存器输出端口（3）和时钟输入端口（4）；所述的主锁存器由相串联的带有差分使能端口的倒相器一（12）、倒相器二（13）和带有差分使能端口的倒相器三（14）构成；所述的从锁存器由相串联的带有差分使能端口的倒相器四（15）、倒相器五（16）和带有差分使能端口的倒相器六（17）构成；所述的时钟产生电路由相串联的倒相器七（10）和倒相器八（7）构成；所述的倒相器二（13）的输出端连接有主锁存器输出缓冲器（9），倒相器五（16）的输出端连接有从锁存器输出缓冲器（8）。
【技术特征摘要】
【专利技术属性】
技术研发人员：周鹏举，魏建让，张大龙，朱国斌，王磊，刘刚，黄友火，张博，
申请(专利权)人：西安欣创电子技术有限公司，
类型：发明
国别省市：
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