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本发明提供了逻辑时序单元及基于该时序单元的自动化设计平台,本发明逻辑时序单元包括数据输入端口、主锁存器输出端口、从锁存器输出端口和时钟输入端口及其内部结构，通过一定的程序流程，在逻辑系统不满足时序时，将系统中的逻辑链进行优化，使逻辑时序得到...
该专利属于西安欣创电子技术有限公司所有，仅供学习研究参考，未经过西安欣创电子技术有限公司授权不得商用。

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