串扰检验方法技术

一种串扰检验方法，包括步骤：　　　　通过输入布线，并进一步输入依据间距的基准值来提取相邻线路之间的并行线路长度，该依据间距的基准值描述了随线路间距而不同的并行线路长度的限定值；和　　　　针对并行线路长度提取步骤中提取的相邻线路来计算线路间距，将相邻线路之间的并行线路长度与依据间距的基准值比较，并由此在并行线路长度较大的情况下发生确定发生串扰的部分。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种用于检验由半导体集成电路的布线设计中相邻线路之间的相邻线路之一的信号跃迁造成的串扰的，所述半导体集成电路是通过经单元间线路连接基本逻辑单元或功能宏模块构成的。
技术介绍
参考图13至17描述现有技术。串扰是在相邻线路之间产生的，相邻线路之一中的信号改变干扰了另一条相邻线路上的信号的现象。图13A，13B，14A和14B示出了一个实例。假设由驱动单元C51。线路L51和被驱动单元C52组成的路径是发出串扰影响的攻击方；相反，假设由驱动单元C53。线路L52和被驱动单元C54组成的路径是受到串扰影响的受害方。图13A示出了不考虑串扰情况下的设计技术。这种情况下，由如电容Cp1或电容Cp2这样的接地电容表示线路L51和L52之间产生的偶合电容。在驱动单元C53驱动具有电容电容Cp2的线路L52的条件下计算驱动单元C53的输出信号波形W53或被驱动单元C54的输入信号波形W54。根据上述两个信号波形计算线路L52的线路延迟Dy1。当设计规则的范围是从约0.25μm到约0.35μm时，串扰的影响较小。因此，即使采用上述设计技术，从延迟的观点来看，与实际操作几乎没有什么差别。然而，当设计规则变得更小并且线路之间的间隔变得很窄时，情况发生了变化。图13B示出了在线路L51和L52之间的间隔非常窄的情况下发生的串扰。偶合电容不表示为接地电容，而是表示为线路之间的电容，象电容Cp3那样。如从图13A和13B所示情况之间的比较所清楚看到的，在延迟计算之后获得的驱动单元C53的输出信号波形W53a与输出信号波形W53不同。以同样方式，被驱动单元C54的输入信号波形W54a与输入信号波形W54不同。同样，根据输出信号波形W53a和输入信号波形W54a计算的线路延迟Dy2与线路延迟Dy1不同。在驱动单元C51和C53的输出信号波形的跃迁方向彼此相同的情况下(例如，在两个跃迁方向从零变到VDD的情况下)，由下面建立的不等式(1)到(3)表示这些关系。相反，在跃迁方向彼此不同的情况下，由下面建立的不等式(4)到(6)表示这些关系。在此，信号波形的倾角表示电压从零变到VDD或从VDD变到零期间的信号跃迁时间(即，它不表示上升或下降梯度)。m53＞n53(1)m54＞n54(2)Dy1＞Dy2 (3)m53＜n53(4)m54＜n54(5)Dy1＜Dy2 (6)其中m53表示输出信号波形W53的倾角；n53表示输出信号波形W53a的倾角；m54表示输入信号波形W54的倾角；n54表示输入信号波形W54a的倾角。随着偶合电容Cp3变大，通过不等式(1)到(6)获得的差值变大。此外，随着发出串扰影响的攻击方上的信号波形的倾角率η相对于受到串扰影响的受害方变大，该差值也变大。在此，由根据下面的等式(7)计算的值表示信号波形的倾角率η。η＝kvic/kagg (7)其中kvic表示受害方的信号波形的倾角；相反，kagg表示攻击方的信号波形的倾角。换句话说，信号波形的倾斜率η表示由输出信号波形W53的倾角驱动的输出信号波形W53a的倾角。当设计规则变为0.18μm或0.10μm那样精细时，偶合电容变大。结果是，不等式(1)到(6)中的每一个中表示的右侧和左侧之间的差值变大，以致于在时序设计方面不能忽略该差值。此外，可能由串扰产生的低频干扰(须状脉冲)引起误操作。图14A示出了在偶合电容被表示为接地电容的情况下，来自驱动单元C51的输出被改变，而来自被驱动单元C53的输出没有任何改变的状态。这种情况下，在驱动单元C51和C53之间没有偶合电容，因此，驱动单元C51和C53彼此独立，于是，来自驱动单元C53的输出中不包括低频干扰。然而，在图14B所示的存在偶合电容Cp3的情况下，在由驱动单元C51的输出信号波形W51的变化引起的来自驱动单元C53的输出中出现低频干扰G1。当低频干扰G1较大时，低频干扰通过线路L52和被驱动单元C54传播，然后到达连接到被驱动单元C54的触发器FF1。如果在低频干扰到达触发器FF1的时刻将时钟输入到触发器FF1，出现如下所述的错误。就是说，虽然触发器的输出信号波形W55应该固有为零，它被作为从零到VDD转变的信号W55c输出。在此，该逻辑翻转，于是，在下面的路径上引起误操作。鉴于此，已经建立了能够对付上述环境的技术。该技术之一是在布线期间提取和校正有可能出现串扰的部分的方法。另外，还有一种在布线完成之后验证发生串扰的方法。首先，参考图15描述在布线完成后提取发生串扰的部分的方法。在P&R过程的步骤S81中，利用由接地电容表示的线路之间的偶合电容，考虑一个时序来产生布线30。然后，在RC提取过程的步骤S82中，输入布线30，然后提取具有其中描述的线路电阻和电容元件的RC信息。在RC信息31中描述了偶合电容如同线路间电容。接下来，根据RC信息31计算构成布线30的单元和线路的延迟时间。利用计算的延迟信息执行时序分析。在进行时序分析时，在单元的每个输入/输出端获得有关信号跃迁时序的信息，作为时序信息32输出。此后，在噪声分析过程的步骤S84中，首先，根据时序信息32对所有单元检验信号跃迁时序。随后，描绘出产生偶合电容的相邻线路，然后，提取每个相邻线路上的驱动单元。对提取的单元检验时序信息32，然后检验信号跃迁时序。也就是说，检验相邻线路之间的时序窗口是否彼此重叠。如果时序窗口彼此重叠，则输出校正信息。针对上述时序检验和时序窗口之间的重叠来评估所有单元。计算由串扰引起的延迟中的波动，从而执行静态时序验证。结果是，报告不满足该时序条件的路径和抑制该满足的目标的位置，从而找到要校正的部分。接下来，下面给出在布线阶段找到串扰发生部分的方法。通常，布线工具包括以与如上所述相同的方式检验由串扰引起的延迟中的波动造成出现时序误差的部分的方法，和通过限制相邻线路之间的并行线路的长度来防止任何串扰的技术。在图16所示的并行线路长度提取过程的步骤S91中，如图17所示，在相邻线路之间具有并行线路长度L61的并行线路被包括在布线40中的情况下，确定并行线路的长度是否为基准值41或更短。如果该长度大于基准值41，则确定在线路上发生了串扰，从而执行布线校正。如上所述，存在着数种用于检验串扰发生部分的方法。在用于检验串扰发生部分的方法中，考虑布线后的时序，在需要校正的情况下需要实质的工作，从而增加工时的数量。另外，在布线后，即在诸如进行时钟一致之类的时序之后，难以进行校正。作为替换，在检验发生串扰部分的方法中，在布线期间，利用统一的并行线路长度进行检验，因此，明显增加了发生串扰部分的数量。因此，延长了校正时间，或增加了校正发生串扰的部分的面积。
技术实现思路
鉴于现有技术中观察到的上述问题，本专利技术的一个主要目的是提供一种，该方法可减少处理工时的数量，可抑制面积的增加或电功耗，并可减少缺乏产品的发生率。从下面的描述中将使根据本专利技术的其它目的，特征和优点更加明显。为了解决上述问题，对用于检查由通过单元间线路将基本逻辑单元或功能宏模块彼此连接构成的半导体集成电路中的相邻线路之一上的信号跃迁造成的串扰的，根据本专利技术采用下述装置。作为第一种解决手段，构成根据本专利技术的，以便包括如下描述的多个过程并行线路长度提取过程和本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：岩西信房，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：