在布局中考虑到斜布线的方法和装置制造方法及图纸

本发明专利技术的一些实施例为在计算潜在布局结构的成本中使用斜线的布局器。例如，一些实施例通过使用全部或部分为斜的线来估计布局结构的布线长度成本。其它实施例使用斜线来计量潜在布局结构的拥塞成本。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及在布局中考虑到斜布线的方法和设备。
技术介绍
集成电路(“IC”)是包括许多电子元件(如，晶体管、电阻、二极管等)的器件。这些元件经常互相连接以在IC上形成多路电路元件(如，门、单元、存储单元、运算单元、控制器、译码器等)。IC的电子和电路元件在下文中都被称为元件。IC还包括将其电子和电路元件相互连接的多层布线(“布线层”)。例如，目前通常用金属或多晶硅布线层(在下文中共同被称为“金属层”)制造大量IC，该金属或多晶硅布线层将其电子或电路元件相互连接。一种公知的制造模式使用五层金属层。理论上，金属层上的布线可以是各种角度的布线(即，布线可以处于任意方向上)。这种各种角度的布线一般被称为欧几里得(Euclidean)布线。然而实际中，每一金属层一般具有优选的布线方向，且优选方向在邻接的金属层之间相互交替。许多IC使用曼哈顿(Manhattan)布线模式，其给定优选方向为水平和垂直布线的交替层。在该布线模式中，大多数布线仅制成90°转向。然而，有时在优选的水平和垂直层上允许不多的斜向连线拐角(jog)。设计工程师通过将IC电路描述转换成几何描述来设计IC，这种几何描述称之为版图。为创造版图，设计工程师一般采用电子设计自动化(“EDA”)应用软件。这些应用软件提供用于产生、编辑和分析IC设计版图的基于计算机的工具组。EDA应用软件通过使用代表IC上不同材料和器件的几何图形来制造版图。例如，EDA工具一般用正交线表示使IC元件互连的布线部分。这些工具还用具有各种形状和尺寸的几何图形表示电子和电路元件。为了简化讨论，这些几何图形在本文中用矩形框来表示。同样，在本文中，习语“电路组件”指的是根据EDA应用软件的电子或电路IC元件的几何表示。一般EDA应用软件示出在其边侧具有管脚的电路组件。这些管角连接到互连线。网格(net)一般被定义为需要加以电连接的管脚的集合。在版图中全部或一些网格的表被称为网格表。换句话说，网格表确定一组网格，其依次确定在一组管脚之间的互连。附图说明图1示出一种IC版图100的例子。该版图包括五个具有管脚130-160的电路组件105、110、115、120和125。四根互连线165-180通过组件的管脚连接这些组件。另外，三个网格确定管脚之间的互连。特别地，管脚135、145和160限定出一个三管脚网格，而管脚130与155、和管脚140与150分别限定出两个二管脚网格。如图1中所示，电路组件(如105)可以在多重网格上具有多个管脚。IC设计程序需要多种操作(operation)。通常EDA应用软件执行的用以获得IC版图的一些物理设计操作是(1)电路分割，如果电路对于单个芯片太大，则对电路进行分割；(2)芯片布局，找出电路组件的对准(alignment)和相对定位；(3)布局，更精确地识别电路组件的位置；(4)布线，完成电路组件之间的互连；(5)精简，压缩版图以减小总IC面积；和(6)验证，检测版图以保证其能够满足设计和功能的需要。在物理设计周期中布局是关键的操作。它是在版图上排列电路组件的程序，为获得一定的目的，例如减小版图面积、布线长度、布线拥塞等。差的布局结构不仅消耗大的面积，还可能使布线困难并导致差的性能。迄今为止已提出了大量的EDA布局器。某些布局器是约束优化布局器，它们(1)使用成本计算函数以产生量化布局结构质量的布局分数(score)(即布局成本)，和(2)使用优化算法以迭代修改布局结构从而改善由成本计算函数产生的布局分数。约束优化布局器一般接收(1)电路组件表，(2)这些组件的初始布局结构，和(3)规定组件之间互连的网格表。该初始布局结构可以为任意的(即所有组件可以任意放置)。选择性地，该初始结构可以部分或全部地由先前的物理设计操作如芯片布局来确定。约束优化布局器然后使用成本计算函数以估算初始布局结构的质量。成本函数产生表示布局质量的量度分数(metric score)。不同的成本计算函数估算不同的量度分数。例如，如下文中更为详细的描述，一些函数估算布线长度(如估算每一网格的最小生成树、斯坦纳Steiner树、或边界框参数，等)，而另一些估算拥塞(如由切割线横切的网格的数目)。在计算初始布局结构的量度分数之后，约束优化布局器使用优化算法以迭代性地修改布局结构从而改善由其成本计算函数产生的布局分数。不同的优化技术不同地修改布局结构。例如，在每一次迭代，一些技术移动一个电路组件，另一些则交换两个组件，还有一些移动大量相关组件。同样，在每一迭代，一些优化技术(如KLFM和列表搜索运算)搜索最佳移动，而另一些(如模拟退火和局部优化)选择任意的移动。另外，一些技术(如模拟退火)接受使量度分数变坏的移动，而另一些(如局部优化)则不接受。下面描述四类约束优化布局技术。A.最小切割二分法一些布局器使用最小切割二分法。该技术使用水平和垂直切割线将IC版图递归分割成连续的成对区域。在每一递归级，为了减小由切割线横切的那一级网格的数目，该技术在该级的区域之间移动电路组件。通过最小化在每一递归级上的网格-切割成本，这些技术减小了穿过切割线的布线拥塞。图2和3示出了一个最小切割二分法的例子。图2示出一个IC版图200，其首先被垂直切割线205分割成两个区域210和215。在限定该初始切割线之后，最小切割二分法计算由该切割线横切的网格的数目。该数目表示关于该切割线的布线拥塞。然后使用优化算法(如LKLFM)来迭代修改初始布局(即迭代移动电路组件)，以最小化穿过初始切割线205的网格-切割成本。一旦经过初始切割线的拥塞被最小化，就对由初始切割线产生的两个区域递归实施最小切割二分法，然后对由随后的切割线产生的作为结果的区域实施该方法，依次进行。图3示出经过由7条切割线205和220-245递归分割的IC版图200。B.半周长方法半周长方法是另一种由一些约束优化技术使用的成本计算函数。该方法快速产生对布局的布线长度成本的评估。对于每一网格，该方法通常(1)找出包围所有网格管脚的边界框矩形，和(2)计算该边界矩形的半周长。图4示出包含图1的管脚135、145和160的网格的边界框400。算出的该框400的半周长值等于其宽度405和高度410之和。该计算出的半周长值提供一个对布线网格所需的布线的数量最低限评估。半周长方法对所有网格的所有边界矩形的半周长值求和以获得用于布局结构的估计出的布线成本。然后可以使用一优化技术来迭代修改布局结构以减小该布线成本的估计，并由此获得合意的布局结构。C.最小生成树为估计布局结构的布线长度成本，一些约束优化布局技术对每一网格计算并添加直线最小生成树(“RMST”)。网格的RMST通常定义为这样的树其通过仅在管脚位置分支的最短的曼哈顿布线路线连接(即跨越)网格管脚。更特别地，用于N-管脚网格的RMST包括(1)相应于N个管脚的N个节点(也可称之为点或顶点)，和(2)连接其N个节点的N-1个边。另外，RMST的边为水平或垂直，且这些边起始和终止于树的N个节点之一。图5示出包含图1的管脚135、145和160的网格的RMST505。每一网格的RMST的长度之和提供布局的布线成本的估计。然后可以使用优化算法来迭代修改布局结构以最小化该布线长度成本。D.斯坦纳本文档来自技高网...

【技术保护点】
一种在电路版图的区域中布局电路组件的方法，该方法包括使用斜线对布局结构的成本做计量。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：S德格，JL甘利，
申请(专利权)人：凯登斯设计系统有限公司，
类型：发明
国别省市：US[美国]