一种FPGA芯片布线方法技术

本发明专利技术涉及一种FPGA芯片布线方法，该方法包括：进行FPGA芯片布局并且得到芯片各单元布局后的坐标；根据FPGA芯片的布线模式，获取和该模式对应的预存布线编码信息；根据各单元布局后的坐标确定该单元对应的编码，然后根据所述布线编码信息进行各单元的布线剪枝。本发明专利技术通过获取FPGA芯片中布线模式的布线编码信息，然后根据预先存储的布线编码信息，在实际布线过程中进行合理的剪枝，进而提高布线速度，减少时间的延迟。

FPGA chip wiring method

The invention relates to a routing method for FPGA chip, this method includes: FPGA chip layout and chip layout after the coordinates of each unit; according to the wiring pattern of the FPGA chip, and get the pattern corresponding to the stored information according to the coordinate encoding wiring; each unit determines the layout unit corresponding to the encoding, and then according to the wiring pruning the wiring of each unit of information encoding. The present invention through wiring wiring pattern to obtain FPGA information encoding chip, and then according to the wiring encoding information stored in advance, reasonable pruning in the actual routing process, and improve the speed of routing, reducing the time delay.

【技术实现步骤摘要】
一种FPGA芯片布线方法
本专利技术涉及微电子领域中的集成电路设计
，特别是一种FPGA芯片布线方法。
技术介绍
FPGA是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件。这些特征使得FPGA在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。目前，在现场可编程逻辑门阵列(FieldProgrammableGateArray,FPGA)应用中，要求集成电路具有可编程或可配置的互连网络，逻辑门通过可配置的互连网络而彼此连接。作为独立芯片或系统中核心部分起作用的FPGA已经广泛被应用于大量微电子设备中。广义的FPGA的逻辑门的定义，不单指简单的与非门，也指具有可配置功能的组合逻辑与时序逻辑的逻辑单元(LE,LogicElement)或由多个逻辑单元互连而组成的逻辑块。随着FPGA芯片规模的扩大，对布线速度的要求也越来越高，目前工业界还没有给出能够很好提高布线速度的方法。
技术实现思路
本专利技术的目的是针对现有技术的缺陷，提供了一种FPGA芯片布线方法，该方法通过分析FPGA芯片架构的布线模块特性，进行合理的剪枝，以提高布线速度，减少时间的延迟。本专利技术提供一种FPGA芯片布线方法，该方法包括：进行FPGA芯片布局并且得到芯片各单元布局后的坐标；根据FPGA芯片的布线模式，获取和该模式对应的预存布线编码信息；根据各单元布局后的坐标确定该单元对应的编码，然后根据所述布线编码信息进行各单元的布线剪枝。优选地，该布线模式为时钟树的布线模式；预存布线编码信息包括时钟源、寄存器模块的时钟端口以及多路复用器构成的时钟树的各层级和各模块的编码序列。优选地，该布线模式为布线资源模块和逻辑单元模块之间的布线；预存布线编码信息包括布线资源、逻辑单元模块的编码序列。优选地，该布线模式为布线资源模块和嵌入式存储器模块之间的布线；预存布线编码信息包括布线资源模块、嵌入式存储器模块的编码序列。本专利技术通过获取FPGA芯片中布线模式的布线编码信息，然后根据预先存储的布线编码信息，在实际布线过程中进行合理的剪枝，进而提高布线速度，减少时间的延迟。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例提供的一种FPGA芯片布线方法流程示意图；图2为本专利技术实施例提供的FPGA芯片全局时钟设计的时钟树剪枝示意图；图3为本专利技术实施例提供的CME-C1芯片的PLBR架构示意图；图4为本专利技术实施例提供的ixbar模块向LE、EMB模块布线的阵列示意图；图5为本专利技术实施例提供的ixbar模块向LE布线的剪枝示意图；图6为本专利技术实施例提供的ixbar模块向EMB布线的剪枝示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。本专利技术实施例提供了一种FPGA芯片布线方法，该方法通过分析FPGA芯片架构的布线模块特性，进行合理的剪枝，以提高布线速度，减少时间的延迟。图1为本专利技术实施例提供的一种FPGA芯片布线方法流程示意图。如图1所示，一种FPGA芯片布线方法包括步骤S101-S103:步骤S101：进行FPGA芯片布局并且得到芯片各单元布局后的坐标；具体地，该芯片各单元包括寄存器模块、嵌入式存储器模块、逻辑单元模块、查找表模块以及加法器模块；在此不一一列举。步骤S102：根据FPGA芯片的布线模式，获取和该模式对应的预存布线编码信息；具体地，该布线模式包括时钟树的布线模式、布线资源模块和逻辑单元模块之间的布线模式、布线资源模块和嵌入式存储器模块的布线模式。步骤S13：根据各单元布局后的坐标确定该单元对应的编码，然后根据所述布线编码信息进行各单元的布线剪枝。需要说明的是，布线算法的目标是找到布线源点和目标点之间的最短路径。在实现这一目标的过程中，布线算法将会搜索到很多源点和非目标点之间的最短路径，也就是说布线算法会搜索到很多无效路径。而我们存储到文件中的信息，是一些辅助信息，可以辅助布线算法识别出源点和非目标点的最短无效路径，然后对无效路径进行剪枝以加快布线速度。由于所有的有效的最短路径信息和所有的无效最短路径信息的数量都非常巨大，没有办法直接存储。所以采用了间接方式，对路径进行标记，存储所有最短的布线编码信息。本专利技术通过获取FPGA芯片中布线模式的布线编码信息，然后根据预先存储的布线编码信息，在实际布线过程中进行合理的剪枝，进而提高布线速度，减少时间的延迟。FPGA的布线算法的基础是迪杰斯特拉算法(Dijkstra),Dijkstra算法也就是解决单源最短路径问题的算法，即在图中求出给定顶点到其它任一顶点的最短路径。需要说明的是，最短路径的最优子结构性质，该性质为：如果P(i,j)＝{Vi....Vk..Vs...Vj}是从顶点i到j的最短路径，k和s是这条路径上的一个中间顶点，那么P(k,s)必定是从k到s的最短路径。该性质的论证过程为：假设P(i,j)＝{Vi....Vk..Vs...Vj}是从顶点i到j的最短路径，则有P(i,j)＝P(i,k)+P(k,s)+P(s,j)。而P(k,s)不是从k到s的最短距离，那么必定存在另一条从k到s的最短路径P'(k,s)，那么P'(i,j)＝P(i,k)+P'(k,s)+P(s,j)<P(i,j)。则与P(i,j)是从i到j的最短路径相矛盾。因此该性质成立。由上述性质可知，如果存在一条从i到j的最短路径(Vi.....Vk,Vj)，Vk是Vj前面的一顶点。那么(Vi...Vk)也必定是从i到k的最短路径。为了求出最短路径，Dijkstra就提出了以最短路径长度递增，逐次生成最短路径的算法。譬如对于源顶点V0，首先选择其直接相邻的顶点中长度最短的顶点Vi，那么当前已知可得从V0到达Vj顶点的最短距离dist[j]＝min{dist[j],dist[i]+matrix[i][j]}。根据这种思路，假设存在图表G＝<V,E>，V为所有点的集合，源顶点为V0，已经搜索过的节点为U＝{V0}；E是所有边的集合，两点之间的连线称为边；dist[i]记录V0到i的最短距离，path[i]记录从V0到i路径上的i前面的一个顶点。首先，从V-U中选择使dist[i]值最小的顶点i，将i加入到已经搜索过的集合U中；然后更新与i直接相邻顶点的dist值。(dist[j]＝min{dist[j],dist[i]+matrix[i][j]})；最后直到U＝V，停止，也就是当图表中所有的点都被搜索过，所有点到源顶点V0的最短距离都已经被存储。本专利技术实施例的布线方法适用于CME-M系列或CME-HR系列、CME-C1系列的FPGA芯片。为了提高Dijkstra算法的运行速度，根据搜索的方向优先度的排序是通行的成熟做法。本专利技术实施例是在此基础上，先对芯片架构的布线模块进行分析，存储所有的最短布线路径，然后在实际的布线过程中，进行合理本文档来自技高网...

【技术保护点】
一种FPGA芯片布线方法，其特征在于，所述方法包括：进行FPGA芯片布局并且得到芯片各单元布局后的坐标；根据FPGA芯片的布线模式，获取和该模式对应的预存布线编码信息；根据各单元布局后的坐标确定该单元对应的编码，然后根据所述布线编码信息进行各单元的布线剪枝。

【技术特征摘要】
1.一种FPGA芯片布线方法，其特征在于，所述方法包括：进行FPGA芯片布局并且得到芯片各单元布局后的坐标；根据FPGA芯片的布线模式，获取和该模式对应的预存布线编码信息；根据各单元布局后的坐标确定该单元对应的编码，然后根据所述布线编码信息进行各单元的布线剪枝。2.根据权利要求1所述的方法，其特征在于，所述布线模式为时钟树的布线模式；预存布线编码信息包括时钟源、寄存器模块的时钟端口以及多路复用器构成的时钟树的各层级和各模块的编码序列。3.根据权利要求1所述的方法，其特征在于，所述布线模式为布线资源模块和...

【专利技术属性】
技术研发人员：刘桂林，
申请(专利权)人：京微雅格北京科技有限公司，
类型：发明
国别省市：北京,11