多次曝光图案分解系统和方法技术方案

本发明专利技术涉及多次曝光图案分解系统和方法，具体涉及一种用于识别不满足制造限制的设计布局中的图案的错误标记的方法和系统。一些实施例从错误标记区域扩展区域，以提取用于分解分析的图案。一些实施例将已提取的图案与库中存储的已知图案进行比较，库中还为各个已知的图案存储了至少一种预先计算的分解解决方案。对于库中存在的已提取图案，一些实施例从库中检索预先计算的分解解决方案。对于库中不存在的已提取图案，一些实施例使用一种或多种模拟来确定已提取图案的分解解决方案。所得到的分解解决方案取代设计布局中的已提取图案，产生包含此图案的已分解解决方案的初始布局的变形。

【技术实现步骤摘要】

本专利技术涉及集成电路的设计和制造。具体地，涉及改善制造集成电路 的照相平版印刷处理的系统和方法。
技术介绍
集成电路("IC")是一种器件(例如，半导体器件)或者电子系统，其包括许多电子元件，诸如晶体管、电阻器、二极管等。这些元件常常相 互连接，形成多个电路元件，诸如，门电路、电池、存储单元、算术单元、控制器、解码器等。IC包括多层配线，这些配线将电子和电路元件相互连接起来。设计工程师通过将IC元件的逻辑或电路描述转换为几何描述来设计 IC，这称为设计布局。IC设计布局通常包括(1)具有插脚的电路模块(即， 电子或电路IC元件的几何描述)，以及(2)连接电路模块插脚的相互连 接线路(即，配线的几何表示)。通常将网络定义为需要进行连接的插脚 连接。通过这种方式，设计布局通常描述IC的行为、体系结构、功能以 及结构属性。为了生成设计布局，设计工程师通常使用电子设计自动化("EDA，，) 应用程序。这些应用程序提供基于计算机的工具集，以生成、编辑、分析 以及检验没计布局。制造厂商("fabs")基于利用照相平版印刷处理的设计布局制造IC。 照相平版印刷是一种光学印刷及制造处理，通过照相本文档来自技高网...

【技术保护点】
一种方法，包括：　ａ）识别在不满足至少一个限制的电路设计布局的特定层的图案；　ｂ）利用至少一个模拟确定所述图案的分解解决方案，以确定该分解解决方案满足所述至少一个限制；以及　ｃ）利用所述分解解决方案取代所述设计布局中的所述 图案。

【技术特征摘要】
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【专利技术属性】
技术研发人员：朱迪赫卡贝，方伟平，康春辛，周时英，
申请(专利权)人：凯登斯设计系统有限公司，
类型：发明
国别省市：US[美国]