测试电路、集成电路及其测试方法技术

本发明专利技术提供一种测试电路、集成电路及其测试方法，所述测试电路包括选择器ＳＥＬ１和选择器ＳＥＬ２，所述选择器ＳＥＬ１在其第一输入端，接收来自宏块ＭＢ１的信号Ｍ１ＯＵＴ，在其第二输入端，接收宏块ＭＢ２用的测试输入信号ＴＩＮ１和ＴＩＮ２；所述选择器ＳＥＬ２，在其第一输入端，接收来自ＳＥＬ１的信号ＳＱ，在其第二输入端接收来自ＭＢ２的信号Ｍ２ＯＵＴ。在对ＭＢ１进行测试的第一测试模式中，ＳＥＬ１向ＳＥＬ２的第一输入端输出来自ＭＢ１的信号Ｍ１ＯＵＴ；ＳＥＬ２向ＭＢ１输出来自ＳＥＬ１的信号ＳＱ。在对ＭＢ２进行测试的第二测试模式中，ＳＥＬ１向ＭＢ２输出ＭＢ２用的测试输入信号ＴＩＮ１和ＴＩＮ２；ＳＥＬ２将来自ＭＢ２的信号Ｍ２ＯＵＴ作为ＭＢ２用的测试输出信号ＴＯＵＴ输出。

【技术实现步骤摘要】

本专利技术涉及一种。
技术介绍
近年来，集成电路的大规模化，使检测包括集成电路在内的全电路故障(接线不良、元件不良)，生成测试图变得复杂起来，导致测试图的研发时间长和成本高。作为解决此类问题的方法，众所周知，如日本专利第2001-183424号公报披露的那样，有一种被称之为扫描手法的测试方法。该扫描方法是指当逻辑设计结束，生成电路网表后，将扫描用的触发器(扫描用电路)插入电路(网表net list)。具体而言，就是将电路中的触发器(以下称为FF)置换成扫描用的FF。并且，利用含有扫描用的FF的网表进行故障仿真，生成(自动生成)测试图。再根据该测试图进行试制品和批量产品的测试。然而，即使是采用该扫描方法，其大规模集成电路的测试图的生成和故障检测率的提高都是很困难的，特别是近年来，由于具有特定功能的电路模块化，将该模块化的这种电路块的宏块(宏单元)进行连接，设计集成电路的方法已成为设计的主流方法。例如，基于USB2.0的UTMI(USB2.0 Transceiver Macro cell Interface)标准的宏块与控制该UTMI的电路(Serial Interface Engine)或与包括用户定义电路的控制用宏块相连接，就可以设计出具有USB2.0功能的特定用途集成电路(ASIC)。在这种情况下，虽然可以较为容易地对每个宏块分别生成测试图，但是，生成检测宏块间的连接部分的故障(接线不良)测试图就不容易了，这是一个尚需解决的课题。另外，还有一个必须解决的课题，就是集成电路的端子数量变的庞大，需要尽量减少其端子的数量。因此，最好测试端子的个数也要尽量减少。
技术实现思路
鉴于以上技术不足，本专利技术的目的在于提供一种能够实现测试图制作简单化等技术方案的测试电路、包含该测试电路的集成电路、以及采用该测试电路的测试方法。本专利技术涉及一种用于测试具有多个宏块的集成电路的测试电路，其包括第一选择器，所述第一选择器在其第一输入端接收来自第一宏块的输出信号，在其第二输入端接收第二宏块用的测试输入信号；以及第二选择器，所述第二选择器在其第一输入端接收来自第一选择器的输出信号，在其第二输入端接收来自第二宏块的输出信号；其中，在测试第一宏块的第一测试模式中，所述第一选择器，向第二选择器的第一输入端输出在第一宏块的第一输入端接收的输出信号；所述第二选择器，向第一宏块输出在其第一输入端接收的第一选择器的输出信号；在测试第二宏块的第二测试模式中，所述第一选择器向第二宏块输出在其第二输入端接收的第二宏块用的测试输入信号，所述第二选择器，将在第二宏块的第二输入端接收的输出信号作为第二宏块用的测试输出信号输出。在本专利技术的第一测试模式中，由第一宏块输出的信号经由第一或第二选择器，输出到第一宏块；另外，在第二测试模式时，第二宏块用的测试输入信号由第二宏块输出，使第二宏块的输出信号作为第二宏块用的测试输出信号输出。这样一来，例如，通过采用第一测试模式，可以检测出第一宏块和测试电路之间连接部分的故障。另外，通过采用第二测试模式，可检测出测试电路和第二宏块之间连接部分的故障。还有，在通常工作模式(非第一、第二测试模式)中，也可以设置成第一选择器将从被第一输入端接收的第一宏块的输出信号输出到第二宏块，第二选择器将从被第二输入端接收的第二宏块的输出信号输出到第一宏块。另外，第二宏块用的测试输入信号可以从测试输入端子输入，也可以从其他电路输入，另外，第二宏块用的测试输出信号可以从测试输出端子输出，也可以向其他电路输出。还有，可通过其他电路将第一选择器的输出信号输入到第二选择器的第一输入端，另外第一、第二选择器的输入也不限定于第一、第二输入端，也可以具备3个以上的输入端。另外，在本专利技术中，还可以与第一宏块共同对测试电路设定扫描路径，所述第一测试模式是采用所述扫描路径，以扫描的方法进行测试的扫描模式。这里，所谓的设定扫描路径是指例如，借助扫描用触发器(扫描电路)设定从扫描输入端子(1个或多个)到扫描输出端子(1个或多个)的通路。还有，在本专利技术中，第一宏块向测试电路输出的信号数为I个，包括(I-J)个虚拟扫描用触发器，所述(I-J)个虚拟扫描用触发器，当从测试电路向第一宏块输入的信号数为J个(I＞J，I、J为大于等于2的整数)时，用于保持来自第一选择器的I个输出信号中的(I-J)个输出信号；在所述扫描模式中，所述虚拟扫描用触发器也可以通过扫描路径，输出所保持的输出信号。这样就可以使对来自第一宏块的I个信号(第1-第I输出信号)中的(I-J)个输出信号(第J-第I输出信号)的接线不良进行高效率检测成为可能。另外在本专利技术中，还可以包括测试用的缓冲器，所述缓冲器，每次以K位从K个(M＞K)测试输入端子输入并存储M位的第二宏块用的测试输入信号后，将所存储的测试输入信号输出到第一选择器。进而，测试用的缓冲器，可以将存储L位(L是大于等于2的整数)的第二宏块用的测试输出信号，每次以K位从K个(L＞K)测试输出端子输出。还有在本专利技术中，第二宏块是包含用于数据通信的物理层电路的宏块，包括通信序列发生器，其按照规定的通信步骤，与第二宏块之间进行信号收发处理；所述通信序列发生器，也可以在第二测试模式时，进行发送处理和接收处理，即，通过第一选择器，将向第二宏块传送的发送数据信号，传送给第二宏块；通过第二选择器，接收来自第二宏块的接收数据信号。这样，由于能够通过通信序列发生器自动地进行与第二宏块之间的信息收发处理，因此可提高效率。另外，通信序列发生器可以只具有信息接收处理功能或发送处理功能的其中之一功能。还有，在本专利技术中，还可以包括用于存储发往第二宏块的发送数据信号的测试用信号发送缓冲器和用于存储来自第二宏块的接收数据信号的测试用信号接收缓冲器。这样，例如，也能以较慢频率的时钟频率存储发送数据信号或接收数据信号，实现更高可靠性的测试。另外，也可以只设置测试用信号发送缓冲器和接收缓冲器中的其中一个。本专利技术的该测试电路还可以设置成所述测试用的信号发送缓冲器存储从测试输入端子输入的发送数据信号；所述通信序列发生器，在所述测试用的信号发送缓冲器结束发送数据信号的存储之后，通过第一选择器进行将被存储的发送数据信号发往第二宏块的处理的同时，执行接收来自设定成回送模式的第二宏块的接收数据信号的处理；所述测试用信号接收缓冲器存储被接收的接收数据信号，再向测试输出端子输出所存储的接收数据信号。这样，就可以自动进行将测试用信号发送缓冲器的发送数据信号传送到第二宏块，将来自第二宏块的接收数据信号传送到测试用信号接收缓冲器这样的一系列收发信号处理，可以提高测试效率。另外，本专利技术中，所述测试用信号发送缓冲器，也可以将向第二宏块传输的N位发送数据信号，以每次K位从K个(N＞K)输入，所述测试用信号接收缓冲器，也可以存储来自第二宏块的N位接收数据信号，并以每次K位向K个测试输出端子输出所存储的接收数据信号。还有本专利技术涉及一种集成电路，其包括上述任何一项所述的测试电路；所述第一宏块；以及，所述第二宏块。另外，集成电路还可以包括第一和第二宏块以外的宏块。本专利技术涉及一种测试方法，所述测试方法是采用测试电路的方法，所述测试电路包括第一选择器，所述第一选择器在其第一输入端，接收来自第一宏块的输出信号，在其第二输本文档来自技高网...

【技术保护点】
一种用于测试具有多个宏块的集成电路的测试电路，其特征在于包括：第一选择器，所述第一选择器在其第一输入端接收来自第一宏块的输出信号，在其第二输入端接收第二宏块用的测试输入信号；以及第二选择器，所述第二选择器在其第一输入端，接收 来自第一选择器的输出信号，在其第二输入端，接收来自第二宏块的输出信号，其中，在对第一宏块进行测试的第一测试模式中，所述第一选择器，向第二选择器的第一输入端输出在其第一输入端接收的第一宏块的输出信号，所述第二选择器，向第一宏块输出在其 第一输入端接收的第一选择器的输出信号；在对第二宏块进行测试的第二测试模式中，所述第一选择器向第二宏块输出在其第二输入端接收的第二宏块用的测试输入信号；所述第二选择器，将在其第二输入端接收的第二宏块的输出信号作为第二宏块用的测试输出信 号输出。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：西田治雄，石田卓也，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：JP[日本]