集成电路的时钟分配制造技术

提供一种电路，所述电路具有：多个互连的逻辑块；用于把基准时钟信号分配给所述逻辑块的主时钟发生器。所述电路中的每一个逻辑块都包括本地时钟发生器，所述本地时钟发生器从基准时钟信号产生用于进一步提供给逻辑块的相应的元件的同步本地时钟信号组。在这样的电路中，在第一块的本地时钟信号组和第二块的本地时钟信号组之间引入相移。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体电路和向集成电路不同区域的时钟分配。本专利技术还涉及用于优化需要进行块间同步的各块中间的时钟平衡的时钟策略。在大规模集成电路(IC)中，趋势是增大芯片面积和提高时钟频率。IC是用像触发器单元等元件构建的，其操作和交换变得越来越快，而需要平衡的点数随着芯片尺寸而呈指数增大。这两个趋势的后果是时钟脉冲相位差变坏，而该行业力求使新的电路设计总体时钟树的品质维持在可以接受的水平上。因而设想了一些解决方案，来缩短时钟脉冲相位差，但是设计者需要特别注意功率消耗，它可能随着开发的某些技术而有上升趋势。美国专利2002/0060595公开一种用于减小大规模集成电路时钟脉冲相位差的方法。所述文献提出一种半导体IC，包括多个以独立的时钟运行的区域和相位分离元件，后者使一个时钟的相位不同于另一个时钟的相位，并分别把这些时钟分配到这些区域。在所公开的电路中，相位分离元件把时钟分配到每一个区域的时钟驱动电路。相位分离元件具有设置和分配每一个时钟相位的元件，使得要分别分配到这些区域的时钟每一个周期的起点对于每一个区域处于不同的定时。在这种解决方案中，把时钟分配给定区域的过程仍旧依靠从相本文档来自技高网...

【技术保护点】
一种电路，它包括：多个互连的逻辑块（１００，２００，３００）；主时钟发生器，用于把基准时钟信号（ｃｌｋ＿ｒｅｆ）分配给所述逻辑块；每一个逻辑块中的至少一个的本地时钟发生器（１１０，２１０，３１０），用于从所述基准时钟 信号产生各自的同步本地时钟信号组（ｃｌｋ１＿ｐｈｉ１，ｃｌｋ２＿ｐｈｉ２），以便进一步提供给所述逻辑块的相应的元件（１２０，１３０）。其中第一块的本地时钟信号组相对于第二块的本地时钟信号组发生相位移动。

【技术特征摘要】
【国外来华专利技术】EP 2003-12-19 03300273.41.一种电路，它包括多个互连的逻辑块(100，200，300)；主时钟发生器，用于把基准时钟信号(clk_ref)分配给所述逻辑块；每一个逻辑块中的至少一个的本地时钟发生器(110，210，310)，用于从所述基准时钟信号产生各自的同步本地时钟信号组(clk1_phi1，clk2_phi2)，以便进一步提供给所述逻辑块的相应的元件(120，130)。其中第一块的本地时钟信号组相对于第二块的本地时钟信号组发生相位移动。2.如权利要求1所述的电路，其中所述第一和第二块通过单向数据路径(400)通信。3.如权利要求2所述的电路，其中所述第一块包括第一逻辑单元，所述第一逻辑单元配置成在提供给所述第一逻辑单元的允许输入端的所述第一块的...

【专利技术属性】
技术研发人员：S迪维拉尔，I德尔贝尔，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]