半导体设备封装及其制造方法技术

本公开涉及一种包含衬底和插入件的半导体设备封装。所述插入件的底表面通过包含间隔件的导电粘性层附接到所述衬底的顶表面。

【技术实现步骤摘要】
半导体设备封装及其制造方法
本公开涉及半导体设备封装及其制造方法。
技术介绍
在三维(3D)堆叠半导体结构中，插入件通常布置在两个堆叠半导体衬底之间以支持衬底并提供其间的电连接。插入件在衬底之间形成间隙以用于容纳半导体设备。插入件的构形和布置影响用于安置半导体设备的衬底的可用表面积。另外，为具有优良的均一性，应良好控制间隙以减少间距偏差(stand-offdeviation)。
技术实现思路
根据本公开的一些实施例，一种半导体设备封装包含第一衬底和第一插入件。第一插入件的底表面通过包含间隔件的第一导电粘性层附接到第一衬底的顶表面。根据本公开的一些实施例，一种制造半导体设备封装的方法包含提供第一衬底、提供插入件以及形成与第一衬底和插入件接触的间隔件。附图说明当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各种特征可不按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种特征的尺寸。图1是根据本公开的一些实施例的半导体设备封装的横截面视图。图2是根据本公开的一些实施例的另一半导体设备封装的横截面视图。图3A是根据本公开的一些实施例的如图2中所示的区域CS的放大视图。图3B是根据本公开的一些实施例的如图2中所示的区域CS的放大视图。图4A是根据本公开的一些实施例的插入件的俯视图。图4B是根据本公开的一些实施例的插入件的另一俯视图。图4C是根据本公开的一些实施例的插入件的另一俯视图。图4D是根据本公开的一些实施例的插入件的另一俯视图。图5A、图5B、图5C和图5D说明根据本公开的一些实施例用于制造半导体设备封装的方法的各个阶段。贯穿图式和详细描述使用共同参考标号来指示相同或类似元件。据以下实施方式结合随附图式，将更容易理解本公开的内容。具体实施方式以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例。当然，这些组件和布置只是实例且并不意欲为限制性的。在本公开中，在以下描述中，对第一特征形成于第二特征上方或第二特征上的提及可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复参考标号和/或字母。这种重复是出于简单和清晰的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。下文详细论述本公开的实施例。然而，应了解，本公开提供可在各种各样的具体情境中实施的许多适用概念。所论述的具体实施例仅为说明性的且并不限制本公开的范围。图1是根据本公开的一些实施例的半导体设备封装1的横截面视图。半导体设备封装1包含衬底10a和10b，多个电子组件11a、11b、11c、11d和11e以及多个插入件16a、16b、16c和16d。电子组件11a、11b、11c、11d和11e中的每一个和在图1中展示但未指示的其它电子组件可包含一或多个无源电子组件，例如电容器、电阻器或电感器；和/或一或多个有源电子组件，例如处理器组件、开关组件或集成电路(IC)芯片。每一电子组件可电连接到一或多个另一电子组件中且电连接到衬底10a或10b，且可例如通过倒装芯片(flip-chip)或其它技术的方式实现电连接。参看图1，一或多个电子组件(例如11b、11c和11d)安置于衬底10b的顶表面上。一或多个电子组件(例如11a)安置于衬底10a的底表面上，且一或多个电子组件(例如11e)安置于衬底10a的顶表面上。插入件16a和16b可安置于衬底10a与衬底10b之间，以分隔开两个衬底10a和10b并界定一空间，以容纳安置于衬底10b的顶表面上的电子组件(例如11b、11c和11d)和安置于衬底10a的底表面上的电子组件(例如11a)。插入件16a和16b中的每一个具有布置在其顶表面处的多个衬垫和布置在其底表面处的多个衬垫，并可在两个衬底10a与10b之间提供电连接。在一些实施例中，额外的插入件(即，16c和16d)可安置于衬底10a的顶表面以将衬底10a与另一衬底或其它设备电连接。包封层12覆盖或包封电子组件11a、11b、11c、11d和11e，插入件16a、16b、16c和16d以及衬底10a和10b。包封层12可包含其中包含填充剂的环氧树脂、模制原料(例如环氧模制原料或其它模制原料)、聚酰亚胺、酚化合物或材料、包含分散于其中的硅酮的材料，或其组合。在一些比较性实施例中，插入件16a、16b、16c和16d的附接通过使用焊膏(例如层14)来实现，且因此，需要若干回焊工艺。然而，焊膏层14的尺寸(例如高度)可能在每次回焊工艺之后减小。因此，难以控制每一焊膏层的高度，这导致间距偏差(stand-offdeviation)，尤其在同一层级使用独立的多个插入件的情况下。由于间距偏差，衬底10a倾斜且难以将形成在衬底10a的顶表面上的插入件16c和16d维持于同一高度。一些最顶部I/O衬垫(例如插入件16c的衬垫16c1)因此可在施加包封层12之后被埋住，这不利地影响半导体设备封装1的可靠性和性能。图2是根据本公开的一些实施例的另一半导体设备封装2的横截面视图。半导体设备封装2为一种堆叠结构，所述堆叠结构可包含衬底，例如20a和20b；电子组件，例如21a、21b、21c、21d、21e、21f和21g；以及插入件，例如26a、26b、26c和26d。衬底可包含用于电连接的迹线、衬垫或互连件(未展示)。如图2中所示，一或多个电子组件(例如21a、21b和21c)可安置于衬底20a的底表面上。一或多个电子组件(例如21d)可安置于衬底20a的顶表面上。一或多个电子组件(例如21e、21f和21g)可安置于衬底20b的顶表面上。电子组件21a、21b、21c、21d、21e、21f和21g中的每一个可包含如上文所论述的一或多个无源电子组件和/或一或多个有源电子组件。在一些实施例中，半导体设备封装2包含第一衬底20b和第一插入件26a或26b。第一插入件26a或26b安置于第一衬底20b的顶表面上。插入件26a或26b的底表面通过第一导电粘性层24c或24d附接到衬底20b的顶表面，且第一导电粘性层24c或24d包含间隔件。在一些实施例中，间隔件与第一衬底20b和对应的第一插入件26a或26b直接接触。第一插入件26a或26b具有布置在其底表面处的多个衬垫以提供到衬底20b的电连接。半导体设备封装2可包含至少一个第一插入件，或彼此分隔开的至少两个第一插入件、至少三个第一插入件或更多个第一插入件。在一些实施例中，半导体设备封装2进一步包含第二衬底20b。插入件26a或26b的顶表面通过第二导电粘性层24a或24b附接到第二衬底20b的底表面。在一些实施例中，第二导电粘性层24a或24b包含间隔件。在一些实施例中，间隔件与第二衬底20a和对应的第一插入件26a或26b直接接触本文档来自技高网...

【技术保护点】
1.一种半导体设备封装，其包括：/n第一衬底；和/n第一插入件；/n其中所述第一插入件的底表面通过包含间隔件的第一导电粘性层附接到所述第一衬底的顶表面。/n

【技术特征摘要】
20191101 US 16/671,9561.一种半导体设备封装，其包括：
第一衬底；和
第一插入件；
其中所述第一插入件的底表面通过包含间隔件的第一导电粘性层附接到所述第一衬底的顶表面。


2.根据权利要求1所述的半导体设备封装，其中所述第一导电粘性层由包含间隔件的焊接性导电材料制成。


3.根据权利要求2所述的半导体设备封装，其中所述焊接性导电材料包括热固性树脂和导电材料。


4.根据权利要求1所述的半导体设备封装，其中所述间隔件与所述第一衬底和对应的第一插入件直接接触。


5.根据权利要求1所述的半导体设备封装，其中所述第一插入件中的每一个包括在所述第一插入件的所述底表面处的多个衬垫。


6.根据权利要求5所述的半导体设备封装，其中所述衬垫以交错方式布置。


7.根据权利要求5所述的半导体设备封装，其中所述第一插入件中的每一个包括安置于所述第一插入件的所述底表面处且覆盖所述衬垫外围的绝缘层，所述绝缘层和所述衬垫中的对应一个界定容纳所述第一导电粘性层的凹部。


8.根据权利要求1所述的半导体设备封装，其进一步包括第二衬底，其中所述第一插入件的顶表面通过第二导电粘性层附接到所述第二衬底的底表面。


9.根据权利要求8所述的半导体设备封装，其中所述第二导电粘性层由包含间隔件的焊接导电材料制成。


10.根据权利要求1所述的半导体设备封装，其中所述第一衬底的所述顶表面包括一或多个电子组件。


11.根据权利要求8所述的半导体设备封装，其中所述第二衬底的所述底...

【专利技术属性】
技术研发人员：陈毅，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾;71