总线地址选择电路及总线地址选择方法技术

一种总线地址选择电路，用于选择输出到与第一存储器连接的第一地址总线、和与第二存储器连接的第二地址总线的地址，其中具备：地址输出电路，其根据命令代码中的规定的多个位，将多个地址寄存器中的第一及第二地址寄存器所存储的第一及第二地址输出；和总线选择电路，其根据所述第一及第二地址中的至少一方的规定的高位ｎ位，将所述第一地址输出到所述第一及第二地址总线的一方，并将所述第二地址输出到所述第一及第二地址总线的另一方。由此，可不增加命令代码的位数而提高总线地址选择的自由度。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
在DSP(Digital Signal Processor)等处理电路中，为了高速地进行数据处理，存在内置多个存储器的情况(例如，参照非专利文献1)。图7是表示具有两个存储器(SRAMStatic Random Access Memory)的DSP的一般构成例的图。DSP100构成为包括执行数据处理的DSP核心(core)110；和存储各种数据的SRAM121、122。并且，SRAM121与地址总线A131连接，SRAM122与地址总线B141连接。DSP核心110构成为包括命令寄存器151、译码器152、控制电路153、多个地址寄存器154、及选择器155。命令寄存器151存储从未图示的ROM(Read Only Memory)等读出的命令代码。图8是表示命令代码的一般例的图。在命令代码200中包括表示命令种类的命令位210；和用于选择地址寄存器154所包含的两个地址寄存器的地址寄存器选择位211。译码器152分析命令代码200，并将命令种类及选择的地址寄存器等信息通知到控制电路153。控制电路153根据从译码器152通知的信息，将用于选择地址寄存器的信息发送到选择器155。然后，选择器155根据来自控制电路153的信息，从地址寄存器154中选择两个地址寄存器，将一方的地址寄存器中存储的地址输出到地址总线A131，将另一方的地址寄存器中存储的地址输出到地址总线B141。然后，对SRAM121、122的被指定的地址，执行读写处理。图9是表示地址寄存器选择位211和地址寄存器的组合的关系的一个例子的图。在本例中，设地址寄存器选择位121为3位，在3位的情况下，可表示8种组合。并且，一般而言，如地址寄存器A与地址寄存器E、地址寄存器B与地址寄存器F那样，与某地址寄存器一起使用的地址寄存器大多被固定为一个。另外，大多根据程序中的地址寄存器的记述的顺序，来选择输出到地址总线131、141的地址。例如，对记述为“r0h＝[aa++]，r0l＝[ae++]”的程序的情况进行具体地说明。该程序表示将由地址寄存器A中存储的地址aa所表示的数据读出到数据寄存器r0h(未图示)中，将由地址寄存器E中存储的地址ae所表示的数据读出到数据寄存器r0l(未图示)中。此时，例如在左侧记述的地址aa被输出到地址总线A131，在右侧记述的地址ae被输出到地址总线B141。即，用于执行该程序的命令代码200中的地址寄存器选择位211为“000”。另外，例如，在记述为“r0h＝[ae++]，r0l＝[aa++]”的程序的情况下，地址寄存器选择位211变为“100”，在左侧记述的地址ae被输出到地址总线A131，在右侧记述的地址aa被输出到地址总线B141。但是，在图9所示的例子中，可与某地址寄存器(例如地址寄存器A)成对使用的地址寄存器(例如地址寄存器E)被限定为一个。这里，考虑执行图10所示的处理的情况。在处理(1)中，使用SRAM121中存储的数据A1及SRAM122中存储的数据B1。然后，在处理(2)中，使用SRAM121中存储的数据A2及所述的数据B1。并行执行这样的处理(1)及(2)的步骤例如如下。首先，在地址寄存器A中存储数据A1的地址，在地址寄存器B中存储数据B1的地址。然后，读出数据A1、B1，执行处理(1)。并且，与执行处理(1)的步骤并行，在地址寄存器B中存储数据A2的地址，在地址寄存器F中存储数据B1的地址。然后，读出数据A2、B1，执行处理(2)。在图10所示的处理中，尽管处理(1)及(2)中使用的数据B1相同，但需要在地址寄存器F中存储数据B1的地址。即，周期数会相应程度增加。因此，还考虑了通过增加图9中例示的地址寄存器的组合，使得即使在处理(2)中也可使用地址寄存器E，但因组合增加而地址寄存器选择位211的位数增加，从而命令代码200的位数会增加。另外，如上所述，由于根据程序记述的顺序，选择输出到地址总线131及地址总线141的地址，因此记述程序时的自由度变为低的状态。另外，在程序中，还要考虑指定输出到地址总线131、141的哪一个，需要用于表示该指定的代码，从而命令代码200的位数会增加。非专利文献1“三洋半导体新闻(No.N7458)”，[online]，三洋电机株式会社，[平成17年10月4日检索]，互联网<URL:http://service.semic.sanyo.co.jp/semi/ds_j/N7458.pdf>
技术实现思路
本专利技术鉴于上述课题而实现，目的在于不增加命令代码的位数而提高地址总线选择的自由度。为了实现上述目的，本专利技术的总线地址选择电路，用于选择输出到与第一存储器连接的第一地址总线、和与第二存储器连接的第二地址总线的地址，其中具备地址输出电路，其根据由命令代码中的规定的多个位构成的选择位，将多个地址寄存器中的第一及第二地址寄存器所存储的地址作为第一及第二地址进行输出；和总线选择电路，其根据所述第一及第二地址中的至少一方的规定的高位n位，将所述第一地址输出到所述第一及第二地址总线的一方，并将所述第二地址输出到所述第一及第二地址总线的另一方。另外，所述地址输出电路，在所述选择位为第一值时，可将所述多个地址寄存器中的所述第一及第二地址寄存器所存储的地址作为所述第一及第二地址进行输出，在所述选择位为第二值时，可将所述多个地址寄存器中的第三及所述第二地址寄存器所存储的地址作为所述第一及第二地址进行输出。另外，所述地址输出电路可构成为包括选择信号输出电路，其根据所述选择位，输出用于选择所述第一及第二地址的选择信号；和第一选择电路，其根据所述选择信号，从所述多个地址寄存器所存储的地址中选择所述第一及第二地址并输出。另外，所述总线选择电路可具备起始地址存储电路，其对地址空间中的地址比所述第一存储器大的所述第二存储器的起始地址的高位n位进行存储，所述总线选择电路根据所述起始地址存储电路中存储的所述起始地址的高位n位、和所述第一及第二地址中的至少一方的高位n位，将所述第一及第二地址中的比所述起始地址小的一方输出到所述第一地址总线，并将所述第一及第二地址中的另一方输出到所述第二地址总线。并且，所述起始地址存储电路中存储的所述起始地址的高位n位可改写。进而，所述总线选择电路可具备所述起始地址存储电路；比较电路，其将所述起始地址存储电路中存储的所述起始地址的高位n位、与所述第一地址的高位n位的比较结果输出；和第二选择电路，其根据从所述比较电路输出的比较结果，将所述第一及第二地址中的比所述起始地址小的一方输出到所述第一地址总线，并将所述第一及第二地址中的另一方输出到所述第二地址总线。另外，所述总线选择电路可具备起始地址存储电路，其对地址空间中的所述第一及第二存储器的各自的起始地址即第一及第二起始地址的高位n位进行存储，所述总线选择电路根据所述起始地址存储电路中存储的所述第一及第二起始地址的高位n位、和所述第一地址的高位n位，将所述第一及第二地址中的在所述第一起始地址以上且小于所述第二地址的地址输出到所述第一地址总线，并将所述第一及第二地址中的另一方输出到所述第二地址总线。并且，所述起始地址存储电路中存储的所述第一及第二起始地址的高位n位可改本文档来自技高网...

【技术保护点】
一种总线地址选择电路，用于选择输出到与第一存储器连接的第一地址总线、和与第二存储器连接的第二地址总线的地址，其中具备：地址输出电路，其根据由命令代码中的规定的多个位构成的选择位，将多个地址寄存器中的第一及第二地址寄存器所存储的地址作为第一及第二地址进行输出；和总线选择电路，其根据所述第一及第二地址中的至少一方的规定的高位ｎ位，将所述第一地址输出到所述第一及第二地址总线的一方，并将所述第二地址输出到所述第一及第二地址总线的另一方。

【技术特征摘要】
JP 2005-12-22 2005-3698491.一种总线地址选择电路，用于选择输出到与第一存储器连接的第一地址总线、和与第二存储器连接的第二地址总线的地址，其中具备地址输出电路，其根据由命令代码中的规定的多个位构成的选择位，将多个地址寄存器中的第一及第二地址寄存器所存储的地址作为第一及第二地址进行输出；和总线选择电路，其根据所述第一及第二地址中的至少一方的规定的高位n位，将所述第一地址输出到所述第一及第二地址总线的一方，并将所述第二地址输出到所述第一及第二地址总线的另一方。2.根据权利要求1所述的总线地址选择电路，其特征在于，所述地址输出电路，在所述选择位为第一值时，将所述多个地址寄存器中的所述第一及第二地址寄存器所存储的地址作为所述第一及第二地址进行输出，在所述选择位为第二值时，将所述多个地址寄存器中的第三及所述第二地址寄存器所存储的地址作为所述第一及第二地址进行输出。3.根据权利要求1或2所述的总线地址选择电路，其特征在于，所述地址输出电路构成为包括选择信号输出电路，其根据所述选择位，输出用于选择所述第一及第二地址的选择信号；和第一选择电路，其根据所述选择信号，从所述多个地址寄存器所存储的地址中选择所述第一及第二地址并输出。4.根据权利要求1～3的任一项所述的总线地址选择电路，其特征在于，所述总线选择电路具备起始地址存储电路，其对地址空间中的地址比所述第一存储器大的所述第二存储器的起始地址的高位n位进行存储，所述总线选择电路根据所述起始地址存储电路中存储的所述起始地址的高位n位、和所述第一及第二地址中的至少一方的高位n位，将所述第一及第二地址中的比所述起始地址小的一方输出到所述第一地址总线，并将所述第一及第二地址中的另一方输出到所述第二地址总线。5.根据权利要求4所述的总线地址选择电路，其特征在于，所述起始地址存储电路中存储的所述起始地址的高位n位可改写。6.根据权利要求4或5所述的总线地址选择电路，其特征在于，所述总线选择电路具备所述起始地址存储电路；比较电路，其将所述起始地址...

【专利技术属性】
技术研发人员：本田岩，大桥秀纪，黑田隆，富田典幸，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[]