时钟切换电路及时钟信号切换的方法技术

一种时钟切换电路及时钟信号切换的方法，其包括：一时钟切换控制单元，依据一时钟选择信号、一时钟选择储存信号及一反馈启动信号输出一储存信号及一启动信号；一个或多个时钟门控单元，每一时钟门控单元分别接收所述启动信号及所述时钟信号之一，以依据所述启动信号控制所述时钟信号的输出；一储存单元，接收所述储存信号及所述时钟选择信号，以依据所述储存信号决定是否以所述时钟选择信号更新所述时钟选择储存信号；一多工器，依据所述时钟选择储存信号进行时钟信号切换。其中，所述时钟切换控制单元依据所述反馈启动信号得知所述时钟门控单元将相应的时钟信号稳定后，使所述存储单元依据所述时钟选择信号更新所述时钟选择储存信号。

【技术实现步骤摘要】

本专利技术是有关于一种时钟切换电路，特别是有关于一种无突波(glitch-free)的时钟切换电路及时钟切换方法。
技术介绍
随着集成电路技术的飞速发展和对消费类电子产品的需求，芯片的集成度已经越来越高，因而对于一些功能复杂的系统芯片来说如何有效控制系统芯片的功耗是在设计中必须要面对的课题。一般来说，计算机系统或通信系统中可以供给多个时钟信号源，分别具有不同的时钟。例如，在一些应用中可能需要很高的工作时钟，而在其它的一些应用中却可以使用相对较低的工作时钟。因此，为了有效控制系统的功耗及性能，系统通常会透过一时钟切换电路来进行时钟切换，以根据不用的应用调整工作时钟。图1是显示传统时钟切换电路的示意图。传统时钟切换电路是透过一多工器(Multiplexer)以及一控制信号SEL实现时钟信号CLK_A与时钟信号CLK_B的切换。举例来说，当控制信号SEL为0时，多工器选中时钟信号CLK_A，即输出的信号CLK_OUT为时钟信号CLK_A；当控制信号SEL为1时，多工器选中时钟信号CLK_B，即输出的信号CLK_OUT为时钟信号CLK_B。然而，当多工器切换输出时，如果时钟信号CLK_A和CLK_B不同电位，多工器会产生突波信号。如图2所示，由于控制信号SEL是在时钟信号CLK_A处于上升沿而时钟信号CLK_B处于低电平时发生改变，由多工器输出的信号在时钟切换的间隙会出现用虚线表示的突波。众所周知，突波的出现可能会导致同步的失败、数据的丢失，更为严重的是，使整个同步系统的功能失败。
技术实现思路
本专利技术提供一种时钟切换电路，用以在多个时钟信号之间进行切换。所述时钟切换电路包括一时钟切换控制单元，依据一时钟选择信号、一时钟选择储存信号及一反馈启动信号输出一储存信号及一启动信号；一个或多个时钟门控单元，每一时钟门控单元分别接收所述启动信号及所述时钟信号之一，以依据所述启动信号控制所述时钟信号的输出；一储存单元，接收所述储存信号及所述时钟选择信号，以依据所述储存信号决定是否以所述时钟选择信号更新所述时钟选择储存信号；一多工器，依据所述时钟选择储存信号进行时钟信号切换。其中，所述时钟切换控制单元依据所述反馈启动信号得知所述时钟门控单元将相应的时钟信号稳定后，使所述存储单元依据所述时钟选择信号更新所述时钟选择储存信号。本专利技术提供一种时钟信号切换的方法，用以防止时钟切换时输出的时钟信号产生突波，所述时钟信号切换方法包括接收一个或多个时钟信号；判断一时钟选择信号与一时钟选择储存信号是否相同，以决定时钟选择信号是否改变；侦测一反馈启动信号，以判断时钟信号是否被稳定；及当时钟选择信号改变且至少有一个时钟信号未被稳定时，致能一储存信号以使所述时钟选择储存信号保持不变及关闭一启动信号以使时钟信号稳定。本专利技术所述的，可预防突波信号的发生，增加电路设计者应用弹性。附图说明图1是显示传统时钟切换电路的示意图；图2是显示根据传统时钟切换电路的各信号波形图；图3是显示根据本专利技术一实施例的时钟切换电路；图4是显示根据本专利技术一实施例的时钟切换控制单元状态转换示意图；图5是显示根据本专利技术一实施例的各信号波形图；图6是显示根据本专利技术一实施例的时钟切换流程图。具体实施例方式为让本专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。图3是显示根据本专利技术一实施例的时钟切换电路200，时钟切换电路200包括时钟切换控制装置210与逻辑门296、多工器260、时钟门控单元230、时钟门控单元250、同步装置221和同步装置222。时钟切换电路200接收第一时钟信号clk_a和第二时钟信号clk_b，并根据时钟选择信号clk_sel对应将第三时钟信号clk_a_gated或第四时钟信号clk_b_gated其中之一作为时钟输出信号clk_out，其中第三时钟信号clk_a_gated对应于第一时钟信号clk_a且第四时钟信号clk_b_gated对应于第二时钟信号clk_b。由于时钟切换电路200在切换输出时钟信号时，会使第三时钟信号clk_a_gated或第四时钟信号clk_b_gated处于稳定，因此时钟切换电路200可以预防产生突波时钟信号。时钟切换控制装置210包括储存单元215和时钟切换控制单元225，其中时钟切换控制单元225根据时钟选择信号clk_sel、参考时钟信号clk、第一时钟启动信号clk_a_en和第二时钟启动信号clk_b_en、第一反馈启动信号syncback_clk_a_gat_en和第二反馈启动信号syncback_clk_b_gat_en产生第一启动信号clk_a_gat_en、第二启动信号clk_b_gat_en和储存信号mux_sel_hold。储存单元215更包括第一多工器216和触发器D11，第一多工器216接收时钟选择信号clk_sel和时钟选择储存信号mux_sel，并根据储存信号mux_sel_hold自时钟选择信号clk_sel或时钟选择储存信号mux_sel择一输出至触发器D11，触发器D11接收参考时钟信号clk和来自第一多工器216的输出信号以输出时钟选择储存信号mux_sel。时钟门控单元230根据第一启动信号clk_a_gat_en决定是否输出对应于第一时钟信号clk_a的第三时钟信号clk_a_gated给多工器260，当第一启动信号clk_a_gat_en为1时，时钟门控单元230在一预定时间后输出第三时钟信号clk_a_gated给多工器260，当第一启动信号clk_a_gat_en为0时，时钟门控单元230在一预定时间后不输出第三时钟信号clk_a_gated给多工器260。时钟门控单元230包括第一触发器D1、第二触发器D2、第三触发器D3、第一反相器Inv1以及第一与逻辑门AND1，第一触发器D1根据第一启动信号clk_a_gat_en和第一时钟信号clk_a产生第一触发器信号DS1，第二触发器D2根据第一触发器信号DS1和第一时钟信号clk_a产生第二触发器信号DS2，第一反相器Inv1反相第一时钟信号clk_a以产生反相第一时钟信号inv_clk_a，第三触发器D3根据第二触发器信号DS2和反相第一时钟信号inv_clk_a产生第一门启动信号clk_a_gat_en_f，第一与逻辑门AND1根据第一门启动信号clk_a_gat_en_f和第一时钟信号clk_a输出对应于第一时钟信号clk_a的第三时钟信号clk_a_gated。时钟门控单元250和时钟门控单元230的设计类似，时钟门控单元250根据第二启动信号clk_b_gat_en决定是否输出对应于第二时钟信号clk_b的第四时钟信号clk_b_gated给多工器260，当第二启动信号clk_b_gat_en为1时，时钟门控单元250在一预定时间后输出第四时钟信号clk_b_gated给多工器260，当第二启动信号clk_b_gat_en为0时，时钟门控单元250在一预定时间后不输出第四时钟信号clk_b_gated给多工器260。时钟门控单元250包括第四触发器D4、第五触发器D5、第二反相器Inv2、第六触发器D6和第二与逻辑门AND2。第四触发器D4根据第二启动信号cl本文档来自技高网...

【技术保护点】
一种时钟切换电路，用以在多个时钟信号之间进行切换，其特征在于，所述时钟切换电路包括：一时钟切换控制单元，依据一时钟选择信号、一时钟选择储存信号及一反馈启动信号输出一储存信号及一启动信号；一个或多个时钟门控单元，每一时钟门控单 元分别接收所述启动信号及所述时钟信号，以依据所述启动信号控制所述时钟信号的输出；一储存单元，接收所述储存信号及所述时钟选择信号，以依据所述储存信号决定是否以所述时钟选择信号更新所述时钟选择储存信号；一多工器，依据所述时钟选择 储存信号进行时钟信号切换；其中，所述时钟切换控制单元依据所述反馈启动信号得知所述时钟门控单元将相应的时钟信号稳定后，使所述储存单元依据所述时钟选择信号更新所述时钟选择储存信号。

【技术特征摘要】

【专利技术属性】
技术研发人员：高鹏，李德建，黄宇，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]