一种非易失性存储器电路及其设计方法技术

一种非易失性存储器电路的设计方法，其特征在于将非易失性存储器电路内部的非易失性存储区空间进行分割，并赋予每个分存储区于不同的器件地址，电路首先对外部输入的器件地址进行判断，然后通过器件地址来判断应该对哪个分存储区进行操作。

【技术实现步骤摘要】

本专利技术涉及集成电路制造
，特别是涉及一种非易失性存储器电 路及其设计方法。
技术介绍
目前市场上的非易失性存储器很多，其中很多都是通用的非易失性存储 器。这些通用存储器按照存储容量的大小，分成了很多不同的电路。该类存 储器在实际使用时，器件挂在总线上， 一个存储器件只有一个器件地址，通 过输入相应的器件地址来选中该器件，并对该存储器进行数据的交换。该类器件典型的如Atmel公司的AT24C系列。但是在实际使用时，会出现如下的较为特殊的使用情况 一个总线上挂 有多个非易失性存储器，总线根据不同的器件地址来具体选择和哪个器件进 行数据交换，每个器件用来存储不同用途的数据。这样，打个比方，假如单 个器件需要存储的数据是1024比特， 一个总线挂有8个器件，根据现有技术， 此时电路成本就是8个容量为1024比特的非易失性存储器。实际上，只需要 一个容量为8192比特的非易失性存储器就可以满足上面的使用情况。事实上， 因为制造、封装成本的原因，8个容量为1024比特的非易失性存储器的总价格要远高于1个容量为8192比特的非易失性存储器价格。因此需要有一种非 易失性存储器电路设计方法将较大容量的非易失性存储器电路分割成复数个 小的分存储区，从而大大降低使用成本。专利号为02122195的中囯专利，其主题也为一种非易失性半导体存储器 件。该专利提供一种非易失性半导体存储器件，可避免干扰，并且不需要选 择栅区来进行高集成化，能够进行低电压驱动和高速驱动。但上述专利主要是强调存储器内部控制栅等的控制，内部空间按照行地 址和列地址划分成若干小块。该类器件如果用在总线上时， 一般只有一个器 件地址。
技术实现思路
本专利技术的目的为解决上述现有技术问题，将较大容量的非易失性存储器 电路分割成复数个小的分存储区，从而大大降低使用成本.本专利技术提供一种非易失性存储器电路的设计方法，将非易失性存储器电 路内部的非易失性存储区空间进行分割，并赋予每个分存储区于不同的器件 地址，具体工作时，电路首先对外部输入的器件地址进行判断，然后通过器 件地址来判断应该对哪个分存储区进行操作。其中，所述的非易失性存储器的非易失性存储区空间分割成的各个分存 储区的存储容量大小一样。所述的每个分存储区容量大小为256比特，所述 的外部输入的器件地址是三位器件地址.所述的非易失性存储器电路是喷墨 打印机墨盒芯片电路。 本专利技术的另 一方案是提供一种非易失性存储器电路的设计方法，非易失 性存储器电路内部的非易失性存储区分为主存储区和辅助存储区两个存储区，主存储区和辅助存储区又各自分成数量相等的复数个分存储区；主存储 区的各个分存储区分别对应不同的器件地址，辅助存储区的各分存储区和主 存储区的各分存储区两两对应，并响应主存储区中与之对应的分存储区的器 件地址；电路正常工作时，主存储区用来存储需要和外部其它电路交换的数 据，辅助存储区的数据是在电路出厂前预设的，用来对外部输入且需要写入 主存储区的数据进行比较，并根据比较结果选择将外部数据直接写入主存储 区的对应器件地址的分存储区或者对主存储区的对应器件地址的分存储区的 数据进行擦除操作。其中，所述的非易失性存储器电路还可以根据比较的结果选择将外部数 据进行一定的运算处理后再写入主存储区的对应器件地址的分存储区还是不 进行任何操作。本专利技术还提供一种非易失性存储器电路，该非易失性存储器电路内部的 非易失性存储区空间分割成复数个分存储区，每个分存储区对应不同的器件 地址，具体工作时，电路首先对外部输入的器件地址进行判断，然后通过器 件地址来判断应该对哪个分存储区进行操作。其中，所述的非易失性存储器的非易失性存储区空间分割成的各个分存 储区的存储容量大小一样。所述的每个分存储区容量大小为256比特，所述 的外部输入的器件地址是三位器件地址。所述的非易失性存储器电路是喷墨 打印机墨盒芯片电路。本专利技术的又一技术方案是提供一种非易失性存储器电路，非易失性存储 器电路内部的非易失性存储区分为主存储区和辅助存储区两个存储区，主存储区和辅助存储区又各自分成数量相等的复数个分存储区；主存储区的各个 分存储区分别对应不同的器件地址，辅助存储区的各分存储区和主存储区的 各分存储区两两对应，并响应主存储区中与之对应的分存储区的器件地址； 电路正常工作时，主存储区用来存储需要和外部其它电路交换的数据，辅助 存储区的数据是在电路出厂前预设的，用来对外部输入且需要写入主存储区 的数据进行比较，并根据比较结果选择将外部数据直接写入主存储区的对应 器件地址的分存储区或者对主存储区的对应器件地址的分存储区的数据进行 擦除操作。其中，所述的非易失性存储器电路还可以根据比较的结果选择将外部数 据进行一定的运算处理后再写入主存储区的对应器件地址的分存储区还是步 进行任何操作。本专利技术的有益效果是，实现了对非易失性存储器的有效分割和利用，对 一些特殊的运用场合会非常有用。特别的对于一些需要非易失性存储的场合， 尤其是单个器件需要存储的数据量相对较少，但是器件数比较多的应用情况， 本专利技术可以^f艮明显的降低使用成本。另外，本方法还可对写入的数据进行比 较及运算处理，更是加强了电路的功能。与专利号为02122195的专利相比，本专利技术主要针对的是总线形式的应用 场合，即总线通过器件地址来对存储器进行访问。虽然也是对内部存储器进 行分块，但是强调把一个大容量存储器分为若干相对独立的小容量存储器， 每个小块直接根据器件地址来写读，等效于一个具有独立器件地址的小存储 器。附图说明图1是本专利技术的非易失性存储器内部的存储区域分割示意图。 具体实施例方式下面结合附图和具体实施方案，对本专利技术作进一步的说明。 本专利技术通过对非易失性存储器内部空间的分割利用，使单个器件可以同 时响应多个器件地址，每个器件地址对应于电路内部相对独立的一片非易失 性存储区域.为了加强电路的功能，对非易失性存储空间进一步的分割利用， 加入了对写入数据的比较功能，并且根据比较的结果，进行不同的操作选择。具体的设计方法为首先将电路内部的非易失性存储区分为两大块主存储 区和辅助存储区。这两个大块又各自分为若干小块，每个小块都是一个相对 独立的存储区域，并对应着一个器件地址。主存储区和辅助存储区的小块两 两对应，并响应同一个器件地址.电路正常工作时，主存储区用来存储需要 和外部其它电路交换的数据，辅助存储区的数据是在电路出厂前预设的，实 际工作中，外部总线数据只对主存储区进行数据交换，辅助存储区的数据在 此时不再变化。所述电路内部设有一个比较器模块，用于辅助存储区的数据 和从外部输入且需要写入主存储区的数据的比较。 一般来说，比较都以字节 为单位来进行.比较模块按照二进制格式进行一位一位的比较，可以仅用来 比较某一位或者整个字节数据是否相同，也可以用来比较两个数据谁大谁小。 根据比较的结果，可以有以下四种操作选择选择l、允许外部数据直接写入 主存储区的对应器件地址的存储区域；选择2、对需要写入的数据进行一定的 运算处理后再写入主存储区的对应器件地址的存储区域；选择3、数据不写入，并且对主存储区的对应器件地址的存储区域的数据进行直接擦除；选择4，不 进行任何的写入或者擦除操作。如此，既实现了对单一存储电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1、一种非易失性存储器电路的设计方法，其特征在于将非易失性存储器电路内部的非易失性存储区空间进行分割，并赋予每个分存储区于不同的器件地址，电路首先对外部输入的器件地址进行判断，然后通过器件地址来判断应该对哪个分存储区进行操作。2、 如权利要求1所述的非易失性存储器电路的设计方法，其特征在于所述的非易失性存储器的非易失性存储区空间分割成的各个分存储区的存储容 量大小一样。3、 如权利要求2所述的非易失性存储器电路的设计方法，其特征在于所 述的每个分存储区容量大小为256比特，所述的外部输入的器件地址是三位 器件地址。4、 如权利要求1至3中任一项所述的非易失性存储器电路的设计方法， 其特征在于所述的非易失性存储器电路是喷墨打印机墨盒芯片电路。5、 一种非易失性存储器电路的设计方法，其特征在于非易失性存储器电 路内部的非易失性存储区分为主存储区和辅助存储区两个存储区，主存储区 和辅助存储区又各自分成数量相等的复数个分存储区；主存储区的各个分存 储区分别对应不同的器件地址，辅助存储区的各分存储区和主存储区的各分 存储区两两对应，并响应主存储区中与之对应的分存储区的器件地址；电路 正常工作时，主存储区用来存储需要和外部其它电路交换的数据，辅助存储 区则用来对外部输入且需要写入主存储区的数据进行比较，并根据比较结果 选择将外部数据直接写入主存储区的对应器件地址的分存储区或者对主存储 区的对应器件地址的分存储区的数据进行擦除操作。6、 如权利要求5所述的非易失性存储器电路的设计方法，其特征在于所述的非易失性存储器电路还可以根据比较的结果选择将外部数据进行一定的 作。7、 一种非易失性...

【专利技术属性】
技术研发人员：吴海宏，王勇，陆健，盛荣华，胡燕，杨洁伟，范红梅，朱越予，
申请(专利权)人：无锡华润矽科微电子有限公司，
类型：发明
国别省市：