双端口访问单一动态存储器的接口制造技术

本发明专利技术涉及计算机接口，具体为双端口访问单一动态存储器的接口。解决采用双端口ＲＡＭ器件作为共享存储器和采用总线的分时复用技术访问共享存储器存在的成本、存储器容量、系统性能、易用性等方面的缺陷。包括逻辑仲裁模块、处理器１时序命令接口模块、处理器１数据缓存模块、处理器２时序命令接口模块、处理器２数据缓存模块、动态存储器接口控制模块、初始化模块、刷新模块。该接口使两个或两个以上处理器可以同时并行地访问动态存储器；当一个处理器访问共享动态存储器时，另一个处理器不必等到当前正在访问存储器的处理器访问结束即可开始访问同一个动态存储器；存储器响应处理器的访问需要的时间进一步减少，提升了系统性能。

【技术实现步骤摘要】

本专利技术涉及计算机接口，特别涉及处理器与存储器之间的接口，具体为双处理器端口访 问单一动态存储器的接口。
技术介绍
近年来，多处理器系统中共享存储器是研究的热点。当前对共享存储器的访问端口只有 一个，这样就增加了多处理器对这个共享存储器访问的冲突的可能。当有两个或两个以上处 理器对存储器进行访问时只能允许一个处理器对存储器进行访问，其它处理器处于等待状 态，即各个处理器不能并行地访问存储器。为解决这个问题，现在普遍流行的技术主要有 利用双端口RAM器件、釆用总线的分时复用技术。以上这些方法或多或少都存在着成本、 存储器容量、系统性能、易用性等方面的缺陷。直接采用双端口 RAM器件作为共享存储器，实现起来也比较简单，可以给处理器提供 两个存取端口，使两个处理器同时进行访问，无需总线仲裁。但是双端口 RAM器件一般采 用静态存储器(如SRAM)，其容量不会太大，成本比较高，不适用于大容量共享存储器的 场合。并且当两个处理器同时对双端口RAM进行写操作或者一读一写操作时，会产生冲突， 需在软件或硬件上通过信箱等机制进行协调。采用总线的分时复用技术访问共享存储器，两个处理器在不同的时间段享有对总线控制 权，进而对存储器进行访问(例如参考专利文献1、 2)。这种方法实现起来比较简单，无需 复杂的仲裁逻辑，其核心方法是将存储器的访问时钟设为处理器访问时钟的两倍或更高，利 用开关逻辑分时接通两个处理器和存储器之间的控制通路。采用这种方法，不需要对处理器 的访问进行仲裁，实现简单，但是两个处理器只能以固定的时隙分时享有对共享存储器的控 制权，即使访问的地址不发生冲突，两个或两个以上的处理器也不能同时对存储器进行访问。 即处理器不能并行进行对存储器访问的工作，降低了处理器访问速率这一重要的系统性能。 参考专利文献1利用一个2路选1的开关，加上一个时序调整的部件，让处理器以固定的时 隙访问存储器。但是当访问动态存储器相同BANK的不同行时，必须在一行访问结束并关闭 后才能打开另一行，固定时隙访问策略无法解决此类冲突，专利文献l不能应用于动态存储 器的共享，其应用实例也是同步静态存储器SSRAM。参考文献2直接采用动态存储器 (DRAM)颗粒组建共享存储器，其容量可以做的比较大，成本较低；在块访问时速度与静 态存储器相当。但是该专利同样以固定的时隙分时处理多个处理器的读写请求，并且要求处 理器必须以动态存储器(DRAM)的访问时序进行访问，这就要求存储器的带宽远远大于处 理器端口的带宽，这对应用是十分不利的限制。而且目前有些处理器还不能直接对DRAM 直接进行访问，需另加存储控制器，这不利于应用。根据以上分析，目前市场上还没有一种针对现有的动态存储器(如DDR SDRAM、 DDR2 SDRAM等)作为共享存储器，实现高性能、大容量、低成本、灵活易用的共享存储控制系 统(接口)。见申请号01135091.1中国专利技术专利申请公开说明书。见专利号US2006/0294322A1美国专利技术专利公开说明书。
技术实现思路
本专利技术为了解决采用双端口 RAM器件作为共享存储器和采用总线的分时复用技术访问 共享存储器存在的成本、存储器容量、系统性能、易用性等方面的缺陷，提供一种双端口访 问单一动态存储器的接口。该接口在容量、成本、易用性和系统性能等多方面得到综合优化， 并能够给处理器提供两个(及两个以上)访问端口。本专利技术是采用如下技术方案实现的双端口访问单一动态存储器的接口，包括逻辑仲裁 模块、处理器l时序命令接口模块、处理器l数据缓存模块、处理器2时序命令接口模块、 处理器2数据缓存模块、动态存储器接口控制模块、初始化模块、刷新模块；本专利技术所述的 动态存储器可以是DDR SDRAM、 DDR2 SDRAM等；逻辑仲裁模块由对来自初始化模块的初始化请求、来自刷新模块的刷新请求、来自处理 器1时序命令接口模块的处理器1读写请求、来自处理器2时序命令接口模块的处理器2读 写请求进行判决的请求判决模块，与请求判决模块相连的状态机模块，与状态机模块相连的 控制命令生成模块构成；请求判决模块的判决的优先级顺序为初始化请求、刷新请求、处 理器1、 2的读请求、处理器1、 2的写请求，相同优先级情况下，对处理器1和处理器2采 取先到先服务的策略；状态机模块负责整个接口的工作状态(即工作在哪一个请求状态下) 的切换并根据所处的工作状态配合控制命令生成模块生成对处理器1时序命令接口模块的响 应信号、对处理器2时序命令接口模块的响应信号、对动态存储器接口控制模块的控制命令、 初始化响应信号、刷新响应信号；处理器时序命令接口模块由时序命令译码模块、地址转化模块和与两者相连的控制器模 块构成；时序命令译码模块对处理器发来的控制命令进行识别和转译，输送给控制器模块， 使控制器模块向逻辑仲裁模块发出处理器读写请求信号，地址转化模块将处理器发来的地址 切换成动态存储器的行和列信号，输送给控制器模块并由控制器模块向动态存储器接口控制 模块发出地址信号；控制器模块同时接收来自逻辑仲裁模块的响应信号，之后向动态存储器 接口控制模块发出读写命令，向处理器数据缓存模块发出控制命令；控制器模块还接收来自 动态存储器接口控制模块的动态存储器状态信息(当前动态存储器的各个BANK及其各行的 打开与关闭情况)，控制器模块向动态存储器接口控制模块发出的读写命令依据该来自动态 存储器接口控制模块的动态存储器状态信息；处理器数据缓存模块由控制器模块、读写选通分离模块、读数据缓存模块、写数据缓存 模块构成，控制器模块接收来自处理器时序命令接口模块中的控制器模块发出的对处理器数 据缓存模块的控制命令，并对读写选通分离模块、读数据缓存模块、写数据缓存模块进行选 通控制，读写选通分离模块将处理的读写数据分离到读、写数据缓存模块中；动态存储器接口控制模块由控制器模块、内部命令选通模块、与内部命令选通模块相连 的动态存储器命令模块和BANK管理模块、内部数据选通模块、与内部数据选通模块相连的 动态存储器数据选通分离模块构成，控制器模块接收来自逻辑仲裁模块中的控制命令生成模 块发出的控制命令并将BANK管理模块所负责的动态存储器状态信息反馈给处理器时序命 令接口模块中的控制器模块，同时对动态存储器接口控制模块中的其它模块进行选通控制； 内部命令选通模块在控制器模块的选通控制下对来自各处理器时序命令接口模块中的控制 器模块的读写命令及地址信号，及来自初始化模块的初始化命令、来自刷新模块的刷新命令 进行选通并送给动态存储器命令模块和BANK管理模块，动态存储器命令模块与动态存储器 的控制信号线、地址信号线相连，BANK管理模块根据对动态存储器操作的命令和地址信号 判断存储器内部各BANK和行的状态信息，并将该状态反馈给控制器模块；内部数据选通模 块在控制器模块的选通控制下实现与各处理器数据缓存模块中的读数据缓存模块、写数据缓 存模块的选通，动态数据选通分离模块直接与动态存储器的数据线相连，并将数据分离成读 数据和写数据实现与内部数据选通模块之间的数据交换。本专利技术所述的接口还包括快速数据通道模块，快速数据通道模块由控制器模块、地址比 较模块I、地址比较模块II、地址比较模块III、地址比较模块VI、本文档来自技高网...

【技术保护点】
一种双端口访问单一动态存储器的接口，其特征为：包括逻辑仲裁模块、处理器１时序命令接口模块、处理器１数据缓存模块、处理器２时序命令接口模块、处理器２数据缓存模块、动态存储器接口控制模块、初始化模块、刷新模块；逻辑仲裁模块由对来自初始化模块的初始化请求（Ａ１）、来自刷新模块的刷新请求（Ａ２）、来自处理器１时序命令接口模块的处理器１读写请求（Ａ３）、来自处理器２时序命令接口模块的处理器２读写请求（Ａ４）进行判决的请求判决模块，与请求判决模块相连的状态机模块，与状态机模块相连的控制命令生成模块构成；状态机模块负责整个接口的工作状态的切换并根据所处的工作状态配合控制命令生成模块生成对处理器１时序命令接口模块的响应信号（Ａ５）、对处理器２时序命令接口模块的响应信号（Ａ６）、对动态存储器接口控制模块的控制命令（Ａ７）、初始化响应信号（Ａ８）、刷新响应信号（Ａ９）；处理器时序命令接口模块由时序命令译码模块、地址转化模块和与两者相连的控制器模块构成；时序命令译码模块对处理器发来的控制命令（Ａ１０）进行识别和转译，输送给控制器模块，使控制器模块向逻辑仲裁模块发出处理器读写请求信号（Ａ３或Ａ４），地址转化模块将处理器发来的地址（Ａ１２）切换成动态存储器的行和列信号，输送给控制器模块并由控制器模块向动态存储器接口控制模块发出地址信号（Ａ１３）；控制器模块同时接收来自逻辑仲裁模块的响应信号（Ａ５或Ａ６），之后向动态存储器接口控制模块发出读写命令（Ａ１４），向处理器数据缓存模块发出控制命令（Ａ１５）；控制器模块还接收来自动态存储器接口控制模块的动态存储器状态信息（Ａ１６），控制器模块向动态存储器接口控制模块发出的读写命令（Ａ１４）依据该来自动态存储器接口控制模块的动态存储器状态信息（Ａ１６）；处理器数据缓存模块由控制器模块、读写选通分离模块、读数据缓存模块、写数据缓存模块构成，控制器模块接收来自处理器时序命令接口模块中的控制器模块发出的对处理器数据缓存模块的控制命令（Ａ１５），并对读写选通分离模块、读数据缓存模块、写数据缓存模块进行选通控制，读写选通分离模块将处理的读写数据分离到读、写数据缓存模块中；动态存储器接口控制模块由控制器模块、内部命令选通模块、与内部命令选通模块相连的动态存储器命令模块和ＢＡＮＫ管理模块、内部数据选通模块、与内部数据选通模块相连的动态存储器数据选通分离模块构成，控制器模块接收来自逻辑仲裁模块中的控制命令生成模块发...

【技术特征摘要】
1、一种双端口访问单一动态存储器的接口，其特征为包括逻辑仲裁模块、处理器1时序命令接口模块、处理器1数据缓存模块、处理器2时序命令接口模块、处理器2数据缓存模块、动态存储器接口控制模块、初始化模块、刷新模块；逻辑仲裁模块由对来自初始化模块的初始化请求(A1)、来自刷新模块的刷新请求(A2)、来自处理器1时序命令接口模块的处理器1读写请求(A3)、来自处理器2时序命令接口模块的处理器2读写请求(A4)进行判决的请求判决模块，与请求判决模块相连的状态机模块，与状态机模块相连的控制命令生成模块构成；状态机模块负责整个接口的工作状态的切换并根据所处的工作状态配合控制命令生成模块生成对处理器1时序命令接口模块的响应信号(A5)、对处理器2时序命令接口模块的响应信号(A6)、对动态存储器接口控制模块的控制命令(A7)、初始化响应信号(A8)、刷新响应信号(A9)；处理器时序命令接口模块由时序命令译码模块、地址转化模块和与两者相连的控制器模块构成；时序命令译码模块对处理器发来的控制命令(A10)进行识别和转译，输送给控制器模块，使控制器模块向逻辑仲裁模块发出处理器读写请求信号(A3或A4)，地址转化模块将处理器发来的地址(A12)切换成动态存储器的行和列信号，输送给控制器模块并由控制器模块向动态存储器接口控制模块发出地址信号(A13)；控制器模块同时接收来自逻辑仲裁模块的响应信号(A5或A6)，之后向动态存储器接口控制模块发出读写命令(A14)，向处理器数据缓存模块发出控制命令(A15)；控制器模块还接收来自动态存储器接口控制模块的动态存储器状态信息(A16)，控制器模块向动态存储器接口控制模块发出的读写命令(A14)依据该来自动态存储器接口控制模块的动态存储器状态信息(A16)；处理器数据缓存模块由控制器模块、读写选通分离模块、读数据缓存模块、写数据缓存模块构成，控制器模块接收来自处理器时序命令接口模块中的控制器模块发出的对处理器数据缓存模块的控制命令(A15)，并对读写选通分离模块、读数据缓存模块、写数据缓存模块进行选通控制，读写选通分离模块将处理的读写数据分离到读、写数据缓存模块中；动态存储器接口控制模块由控制器模块、内部命令选通模块、与内部命令选通模块相连的动态存储器命令模块和BANK管理模块、内部数据选通模块、与内部数据选通模块相连的动态存储器数据选通分离模块构成，控制器模块接收来自逻辑仲裁模块中的控制命令生成模块发出的控制命令(A7)并将BANK管理模块所负责的动态存储器状态信息(A16)反馈给处理器时序命令接口模块中的控制器模块，同时对动态存储器接口控制模块中的其它模块进行选通控制；内部命令选通模块在控制器模块的选通控制下对来自各处理器时序命令接口模块中的控制器模块的读写命令(A14)及地址信号(A13)，及来自初始化模块的初始化命令(A17)、来自刷新模块的刷新命令(A18)进行选通并送给动态存储器命令模块和BANK管理模块，动态存储器命令模块与动态存储器的控制信号线、地址信号线相连，BANK管理模块根据对动态存储器操作的命令和地址信号判断存储器内部各BANK和行的状态信息，并将该状态反馈给控制器模块；内部数据选通模块在控制器模块的选通控制下实现与各处理器数据缓存模块中的读数据缓存模块、写数据缓存模块的选通，动态数据选通分离模块直接与动态存储器的数据线相连，并将数据分离成读数据和写数据实现与内部数据选通模块之间的数据交换。2、如权利要求1所述的双端口访问单一动态存储器的接口，其特征为还包括快速数 据通道模块，快速数据通道模块由控制器模块、地址比较模块I、地址比较模块II、地址比较模块m、地址比较模块vi、快速通道模块i、快速通道模块n构成；地址比较模块i接收自处理器l时序命令接口模块中的控制器模块发出的写地址信号(A19)和自处理器2时序 命令接口模块中的控制器模块发出的读地址信号(A20)，地址比较模块II接收自处理器1 时序命令接口模块中的控制器模块发出的读地址信号(A20)和自处理器2时序命令接口模 块中的控制器模块发出的写地址信号(A19)，地址比较模块III接收自处理器1时序命令接口 模块中的控制器模块发出的读地址信号(A20)和自处理器2时序命令接口模块中的控制器 模块发出的读地址信号(A20)，地址比较模块IV接收自处理器1时序命令接口模块中的控制 器模块发出的写地址信号(A19)和自处理器2时序命令接口模块中的控制器模块发出的写 地址信号(A19);快速通道模块I沟通处理器l数据缓存模块中的写数据...

【专利技术属性】
技术研发人员：张刚，李伟，张陌，谢克明，
申请(专利权)人：太原理工大学，
类型：发明
国别省市：14[中国|山西]