用于形成三维存储器件的方法技术

公开了3D存储器件以及用于形成其的方法的实施例。在一个示例中，公开了一种用于形成3D存储器件的方法。依次形成在衬底上的牺牲层、在牺牲层上的第一停止层、在第一停止层上的具有N阱的P型掺杂半导体层、以及在P型掺杂半导体层上的介电堆叠层。形成各自垂直地延伸穿过介电堆叠层和P型掺杂半导体层、在第一停止层处停止的多个沟道结构。利用存储堆叠层替换介电堆叠层，使得多个沟道结构中的每个沟道结构垂直地延伸穿过存储堆叠层和P型掺杂半导体层。依次去除衬底、牺牲层和第一停止层，以暴露多个沟道结构中的每个沟道结构的端部。形成与多个沟道结构的端部接触的导电层。

【技术实现步骤摘要】
【国外来华专利技术】用于形成三维存储器件的方法相关申请的交叉引用本申请要求享受以下申请的优先权的权益：于2020年5月27日提交的名称为“THREE-DIMENSIONALMEMORYDEVICES”的国际申请No.PCT/CN2020/092499、于2020年5月27日提交的名称为“METHODSFORFORMINGTHREE-DIMENSIONALMEMORYDEVICES”的国际申请No.PCT/CN2020/092501、于2020年5月27日提交的名称为“THREE-DIMENSIONALMEMORYDEVICES”的国际申请No.PCT/CN2020/092504、于2020年5月27日提交的名称为“METHODSFORFORMINGTHREE-DIMENSIONALMEMORYDEVICES”的国际申请No.PCT/CN2020/092506、于2020年5月27日提交的名称为“THREE-DIMENSIONALMEMORYDEVICES”的国际申请No.PCT/CN2020/092512、以及于2020年5月27日提交的名称为“METHODSFORFORMINGTHREE本文档来自技高网...

【技术保护点】
1.一种用于形成三维(3D)存储器件的方法，包括：/n依次形成在衬底上的牺牲层、在所述牺牲层上的第一停止层、在所述第一停止层上的具有N阱的P型掺杂半导体层、以及在所述P型掺杂半导体层上的介电堆叠层；/n形成各自垂直地延伸穿过所述介电堆叠层和所述P型掺杂半导体层、在所述第一停止层处停止的多个沟道结构；/n利用存储堆叠层替换所述介电堆叠层，使得所述多个沟道结构中的每个沟道结构垂直地延伸穿过所述存储堆叠层和所述P型掺杂半导体层；/n依次去除所述衬底、所述牺牲层和所述第一停止层，以暴露所述多个沟道结构中的每个沟道结构的端部；以及/n形成与所述多个沟道结构的所述端部接触的导电层。/n

【技术特征摘要】
【国外来华专利技术】20200527 CN PCT/CN2020/092499;20200527 CN PCT/CN201.一种用于形成三维(3D)存储器件的方法，包括：
依次形成在衬底上的牺牲层、在所述牺牲层上的第一停止层、在所述第一停止层上的具有N阱的P型掺杂半导体层、以及在所述P型掺杂半导体层上的介电堆叠层；
形成各自垂直地延伸穿过所述介电堆叠层和所述P型掺杂半导体层、在所述第一停止层处停止的多个沟道结构；
利用存储堆叠层替换所述介电堆叠层，使得所述多个沟道结构中的每个沟道结构垂直地延伸穿过所述存储堆叠层和所述P型掺杂半导体层；
依次去除所述衬底、所述牺牲层和所述第一停止层，以暴露所述多个沟道结构中的每个沟道结构的端部；以及
形成与所述多个沟道结构的所述端部接触的导电层。


2.根据权利要求1所述的方法，其中，所述导电层包括：
金属硅化物层，其与所述多个沟道结构的所述端部和所述P型掺杂半导体层接触；以及
与所述金属硅化物层接触的金属层。


3.根据权利要求2所述的方法，其中，形成所述多个沟道结构包括：
蚀刻各自垂直地延伸穿过所述介电堆叠层和所述P型掺杂半导体层、在所述第一停止层处停止的多个沟道孔；以及
沿着所述多个沟道孔中的每个沟道孔的侧壁依次沉积存储膜和半导体沟道。


4.根据权利要求3所述的方法，其中，形成所述导电层包括：
蚀刻所述存储膜的邻接所述P型掺杂半导体层的部分，以形成围绕所述半导体沟道的部分的凹部；以及
对所述半导体沟道的所述部分进行掺杂。


5.根据权利要求4所述的方法，其中，形成所述导电层还包括：形成在所述凹部中与半导体沟道的被掺杂部分接触、并且在所述凹部的外部与所述P型掺杂半导体层接触的所述金属硅化物层。


6.根据权利要求4所述的方法，其中，形成所述导电层还包括：
将掺杂多晶硅沉积到所述凹部中，以与半导体沟道的被掺杂部分接触；以及
形成与所述掺杂多晶硅和所述P型掺杂半导体层接触的所述金属硅化物层。


7.根据权利要求1所述的方法，其中，所述牺牲层包括第二停止层，并且依次去除所述衬底、所述牺牲层和所述第一停止层包括：
去除所述衬底，在所述第二停止层处停止；以及
去除所述牺牲层的剩余部分，在所述第一停止层处停止。


8.根据权利要求1至7中任一项所述的方法，其中，所述P型掺杂半导体层包括多晶硅，所述介电堆叠层包括交错的堆叠介电层和堆叠牺牲层，并且利用所述存储堆叠层替换所述介电堆叠层包括：
蚀刻垂直地延伸穿过所述介电堆叠层、在所述P型掺杂半导体层处停止的开口；以及
穿过所述开口，利用堆叠导电层替换所述堆叠牺牲层，以形成包括交错的所述堆叠介电层和所述堆叠导电层的所述存储堆叠层。


9.根据权利要求8所述的方法，还包括：在利用所述存储堆叠层替换所述介电堆叠层之后，将一种或多种介电材料沉积到所述开口中，以形成垂直地延伸穿过所述存储堆叠层的绝缘结构。


10.根据权利要求1至9中任一项所述的方法，还包括：在形成所述导电层之后，
形成与所述P型掺杂半导体层接触的第一源极触点；以及
形成与所述N阱接触的第二源极触点。


11.根据权利要求10所述的方法，还包括：形成互连层，所述互连层包括分别与所述第一源极触点和所述第二源极触点接触的第一互连和第二互连。


12.根据权利要求11所述的方法，还包括：
形成穿过所述P型掺杂半导体层并且与所述第一互连接触的第一触点，使得所述P型掺杂半导体层通过所述第一源极触点和所述第一互连电连接到所述第一触点；以及
形成穿过所述P型掺杂半导体层并且与所述第二互连接触的第二触点，使得所述N阱通过所述第二源极触点和所述第二互连电连接到所述第二触点。


13.根据权利要求1至12中任一项所述的方法，还包括：在形成所述介电堆叠层之前，利用N型掺杂剂来掺杂所述P型掺杂半导体层的部分以形成所述N阱。


14.根据权利要求1至13中任一项所述的方法，其中，所述第一停止层包括高介电常数(高k)电介质。


15.一种用于形成三维(3D)存储器件的方法，包括：
依次形成在衬底上的牺牲层、在所述牺牲层上的第一导电层、在所述第一导电层上的具有N阱的P型掺杂半导体层、以及在所述P型掺杂半导体层上的介电堆叠层；
形成各自垂直地延伸穿过所述介电堆叠层和所述P型掺杂半导体层、在所述第一导电层处停止的多个沟道结构；
利用存储堆叠层替换所述介电堆叠层，使得所述多个沟道结构中的每个沟道结构垂直地延伸穿过所述存储堆叠层和所述P型掺杂半导体层；
依次去除所述衬底、所述牺牲层、以及所述第一导电层的部分，以暴露所述多个沟道结构中的每个沟道结构的端部；以及
形成与所述多个沟道结构的所述端部和所述第一导电层接触的第二导电层。


16.根据权利要求15所述的方法，其中，所述第一导电层包括金属硅化物，并且所述第二导电层包括金属。


17.根据权利要求16所述的方法，其中，形成所述多个沟道结构包括：
蚀刻各自垂直地延伸穿过所述介电堆叠层和所述P型掺杂半导体层、在所述第一导电层处停止的多个沟道孔；以及
沿着所述多个沟道孔中的每个沟道孔的侧壁依次沉积存储膜和半导体沟道。


18.根据权利要求17所述的方法，其中，形成所述第二导电层包括：
蚀刻所述存储膜的邻接所述P型掺杂半导体层的部分，以形成围绕所述半导体沟道的部分的凹部；...

【专利技术属性】
技术研发人员：张坤，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42