半导体存储装置制造方法及图纸

实施方式提供一种能够实现可靠性提升的半导体存储装置。实施方式的半导体存储装置具有积层体、第1群的多个柱状体、第2群的多个柱状体、及绝缘膜。所述第2群的多个柱状体是相对于所述第1群的多个柱状体配置在第2方向上。所述绝缘膜在所述积层体内以所述第2方向延伸。所述绝缘膜在与所述第2方向交叉的第3方向上分隔所述积层体。所述绝缘膜包含第1部分、第2部分、及第3部分。所述第1部分在所述第3方向上与所述第1群的多个柱状体相邻。所述第2部分在所述第3方向上与所述第2群的多个柱状体相邻。所述第3部分存在于所述第1部分与所述第2部分之间。所述绝缘膜在所述第3部分具有从所述第3方向的至少一侧面突出的第1凸部。

【技术实现步骤摘要】
半导体存储装置[相关申请案]本申请案享有以日本专利申请案2019-170455号(申请日：2019年9月19日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种半导体存储装置。
技术介绍
作为半导体存储装置之一，已知有将存储单元三维积层而成的NAND(NotAnd，与非)型快闪存储器。
技术实现思路
本专利技术的实施方式提供一种能够实现可靠性提升的半导体存储装置。实施方式的半导体存储装置具有积层体、第1群的多个柱状体、第2群的多个柱状体、及绝缘膜。在所述积层体中，在第1方向上积层有导电层。所述第1群的多个柱状体在所述积层体内以所述第1方向延伸。在所述第1群的多个柱状体与所述导电层的交叉部分分别形成有存储单元晶体管。所述第2群的多个柱状体相对于所述第1群的多个柱状体配置在与所述第1方向交叉的第2方向上。所述第2群的多个柱状体分别包含绝缘材料。所述绝缘膜在所述积层体内以所述第1方向及所述第2方向延伸。所述绝缘膜在与所述第1方向及所述第2方向交叉的第3方向上分隔所述积层体。所述绝缘膜包含第1部分、第2部分、及第3部分。所述第1部分在所述第3方向上与所述第1群的多个柱状体相邻。所述第2部分在所述第3方向上与所述第2群的多个柱状体相邻。所述第3部分存在于所述第1部分与所述第2部分之间。所述绝缘膜在所述第3部分具有从所述第3方向的至少一侧面突出的第1凸部。附图说明图1是第1实施方式的半导体存储装置的俯视图。图2是第1实施方式的半导体存储装置的剖视图。图3是表示第1实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。图4是表示第1实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。图5是表示第1实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。图6是表示第1实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。图7是第2实施方式的半导体存储装置的俯视图。图8是第3实施方式的半导体存储装置的俯视图。图9是第3实施方式的半导体存储装置的剖视图。图10是第4实施方式的半导体存储装置的俯视图。图11是第4实施方式的半导体存储装置的剖视图。图12是表示第4实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。图13是表示第4实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。图14是表示第4实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。图15是表示第4实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。图16是第5实施方式的半导体存储装置的俯视图。图17是表示第4实施方式的存储单元及绝缘狭缝的制造步骤的变化例的剖视图。图18是表示第4实施方式的存储单元及绝缘狭缝的制造步骤的变化例的剖视图。具体实施方式以下，参照附图对实施方式的半导体存储装置进行说明。在以下说明中，对彼此具有相同或类似功能的构成标注相同符号。对于彼此具有相同或类似功能的构成，有时不进行重复说明。而且，本说明书中记载的“平行”、“正交”、“相同”、及“同等”分别包括“大致平行”、“大致正交”、“大致相同”、及“大致同等”的情况。本说明书中记载的所谓“连接”不限于物理连接的情况，而包括电连接的情况。即，所谓“连接”不限于2个部件直接相接的情况，而包括在2个部件之间夹隔另一部件的情况。本说明书中记载的“相接”是指直接相接。本说明书中记载的“重叠”、“面向”、及“相邻”不限于2个部件相互直接相对或相接的情况，而包括在2个部件之间存在与该等2个部件不同的部件的情况。(第1实施方式)首先，对第1实施方式的半导体存储装置1的构成进行说明。图1是半导体存储装置1的主要部分的俯视图。图2是从Y方向观察半导体存储装置1的主要部分所得的剖视图。在以下说明中，X方向(第3方向)是与硅衬底(衬底)11的表面11a平行且位线BL延伸的方向。Y方向(第2方向)是与硅衬底11的表面11a平行且与X方向交叉且字线WL延伸的方向。例如，Y方向与X方向大致正交。Z方向(第1方向)是硅衬底11的厚度方向且与X方向及Y方向交叉的方向。例如，Z方向与X方向及Y方向大致正交。如图1及图2所示，半导体存储装置1为非易失性存储装置，且为三维NAND型快闪存储器。半导体存储装置1例如具备硅衬底11、布线层30、积层体20、第1群的多个柱状体50、第2群的多个柱状体70、第3群的多个柱状体60、及绝缘膜100。硅衬底11以X方向及Y方向延伸，且在Z方向上具有特定的厚度。在硅衬底11的表面11a形成有半导体存储装置1的外围电路或驱动电路(未图示)。在硅衬底11的表面11a积层有绝缘层12。绝缘层12将所述驱动电路覆盖。绝缘层12例如由四乙氧基硅烷(TEOS)、氧化硅(SiO2)等形成。在绝缘层12的表面12a形成有布线层30。布线层30设置在硅衬底11与积层体20之间。布线层30在Z方向上按照与硅衬底11由近至远的顺序具有例如多个半导体层32及多个绝缘层34。多个半导体层32与多个绝缘层34在Z方向上交替积层。多个半导体层32及多个绝缘层34各自的Z方向的厚度互不相同。半导体层32例如由多晶硅(Si)形成。绝缘层34例如由氧化硅(SiO2)形成。在布线层30的表面30a形成有积层体20。积层体20例如具有多个导电层22、及多个绝缘层24。多个导电层22与多个绝缘层24在Z方向上交替积层。导电层22例如包含钨(W)。绝缘层24例如包含氧化硅。在积层体20的表面形成有上部布线等，但这些上部布线等在图1及图2中被省略。第1群的多个柱状体50在积层体20的内部以Z方向延伸。在第1群的多个柱状体50与导电层22的交叉部分形成有存储单元晶体管MTR。即，第1群的多个柱状体50是半导体存储装置1的多个存储单元MC。第1群的多个柱状体50在Y方向上以第1间隔S1配置。第1间隔S1是Y方向上相邻的柱状体50从Z方向观察所得的中心彼此的相隔距离。第1群的多个柱状体50包含第1柱状体51。第1柱状体51具有芯52、通道膜53、隧道膜54、电荷存储膜55、及障壁膜56。芯52、通道膜53、隧道膜54、电荷存储膜55、及障壁膜56是从Z方向观察时从第1柱状体51的中心朝向外侧按照所述顺序配置。芯52例如由氧化硅等绝缘体形成。通道膜53例如由一部分中掺杂有杂质的多晶硅等半导体形成。通道膜53中包含的杂质例如为选自由碳(C)、磷(P)、硼(Br)、锗(Ge)所组成的群中的任一个。隧道膜54例如由氧化硅等绝缘体形成。电荷存储膜55例如由氮化硅(SiN)等绝缘体形成。障壁膜56例如由氧化硅(SiO2)、氧化铝(Al3O2)、氧化锆(ZnO)等绝缘体形成。第2群的多个柱状体70在Y方向上与第1群的多个柱状体50相隔第1距离D1。第1距离D1是处于最靠近Y方向的柱状体50从Z方向观察的Y方向的端部与Y方向上与该柱状体50相邻的柱状体70从Z方本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：/n积层体，在第1方向上积层有导电层；/n第1群的多个柱状体，在所述积层体内沿所述第1方向延伸，且在与所述导电层的交叉部分分别形成有存储单元晶体管；/n第2群的多个柱状体，相对于所述第1群的多个柱状体配置在与所述第1方向交叉的第2方向上，且分别包含绝缘材料；及/n绝缘膜，在所述积层体内以所述第1方向及所述第2方向延伸，在与所述第1方向及所述第2方向交叉的第3方向上分隔所述积层体，且包含在所述第3方向上与所述第1群的多个柱状体相邻的第1部分、在所述第3方向上与所述第2群的多个柱状体相邻的第2部分、及所述第1部分与所述第2部分之间的第3部分，且在所述第3部分具有从所述第3方向的至少一侧面突出的第1凸部。/n

【技术特征摘要】
20190919 JP 2019-1704551.一种半导体存储装置，具备：
积层体，在第1方向上积层有导电层；
第1群的多个柱状体，在所述积层体内沿所述第1方向延伸，且在与所述导电层的交叉部分分别形成有存储单元晶体管；
第2群的多个柱状体，相对于所述第1群的多个柱状体配置在与所述第1方向交叉的第2方向上，且分别包含绝缘材料；及
绝缘膜，在所述积层体内以所述第1方向及所述第2方向延伸，在与所述第1方向及所述第2方向交叉的第3方向上分隔所述积层体，且包含在所述第3方向上与所述第1群的多个柱状体相邻的第1部分、在所述第3方向上与所述第2群的多个柱状体相邻的第2部分、及所述第1部分与所述第2部分之间的第3部分，且在所述第3部分具有从所述第3方向的至少一侧面突出的第1凸部。


2.根据权利要求1所述的半导体存储装置，其中
所述第1群的多个柱状体在所述第2方向上以第1间隔配置，且
所述第2群的多个柱状体在所述第2方向上以大于所述第1间隔的第1距离，与所述第1群的多个柱状体分离。


3.根据权利要求1所述的半导体存储装置，其中
所述侧面具有沿着所述第2方向的第1侧面、及位于与所述第1侧面的相反侧的第2侧面，且
所述第1凸部在包含所述第2方向及所述第3方向的截面中，从所述第1侧面与所述第2侧面中的至少一个侧面以所述第3方向突出。


4.根据权利要求1所述的半导体存储装置，其中
相对于第1群的柱状体，在所述第3方向上存在多个第3群柱状体，且
所述第1群柱状体在所述第3方向上以第2间隔排列，
所述第3群柱状体在所述第3方向上与所述第1群的柱状体以大于所述第2间隔的第2距离分离，
所述绝缘膜位于所述第1群柱状体与所述第3群柱状体之间。


5.根据权利要求3所述的半导体存储装置，其中
所述绝缘膜的所述第1侧面与所述第2侧面中的至少一个侧面在所述第2方向上与所述第1群的多个柱状体和所述第2群的多个柱状体之间的区域相邻的位置，具有以与所述第1凸部相同的方向突出的第2凸部。


6.根据权利要求1所述的半导体存储装置，其中
所述第1群的多个柱状体包含第1柱状体，
所述第2群的多个柱状体包含第2柱状体，且
所述第2柱状体的所述第2方向的宽度大于所述第1柱状体的所述第2方向的宽度。


7.根据权利要求5所述的半导体存储装置，其中
所述第1凸部位于较所述第2群的多个柱状体更靠近所述第1群的多个柱状体，所述第2凸部位于较所述第1群的多个柱状体更靠近所述第2群的多个柱状体，且
所述第2凸部的所述第2方向的突出量大于所述第1凸部的所述第2方向的突出量。


8.根据权利要求1所述的半导体存储装置，其中
所述绝缘膜的所述第1部分具有多个第3凸部，且
所述多个第3凸部分别从所述侧面以所述第3方向突出。


9.根据权利要求8所述的半导体存储装置，其中
所述多个第3凸部分别在所述第2方向上以等间隔配置。


10.根据权利要求1所述的半导体存储装置，其中
所述绝缘膜的所述第2部分具有多个第4凸部，且
所述多个第4凸部分别从所述侧面以所述第3方向突出。


11.根据权利要求10所述的半导体存储装置，其中
所述多个第4凸部...

【专利技术属性】
技术研发人员：菅野陽介，北本克征，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：日本;JP