铁电浮栅存储器单元串及制备方法技术

本发明专利技术公开了一种铁电浮栅存储器单元串及制备方法，包括：绝缘衬底上侧设置有沟道层，沟道层上设置有隧穿介质层，隧穿介质层上侧设置有复合单元；复合单元包括由下至上依次设置的浮栅金属层、铁电介质层和第一控制栅极金属层，其中，至少浮栅金属层和第一控制栅极金属层的两端覆盖有第一绝缘介质层；绝缘衬底上侧两端嵌装有源电极金属层和漏电极金属层。本发明专利技术提供的铁电浮栅存储器单元串，通过浮栅金属层控制电子行为，能够最大化铁电介质层的产生的铁电极化电场对电荷的束缚作用，有效延长存储时间，降低响应时间，提高铁电浮栅存储器单元串的整体性能。

【技术实现步骤摘要】
铁电浮栅存储器单元串及制备方法
本专利技术属于半导体
，尤其涉及一种铁电浮栅存储器单元串及制备方法。
技术介绍
半导体制造工艺的不断更新使得当下集成电路的集成度越来越高，存储器件的存储密度也越来越高。现阶段，工业界普遍使用硅基器件作为浮栅存储器的单元，并已开发出二维存储器件和三维存储器件的集成结构。然而，随着集成密度的提高，器件的特征尺度在不断缩小，包括晶体管的沟道长度以及各种介质层厚度同时也在减小。因此，特征尺寸减小带来的短沟道效应，以及栅极介质层厚度减小带来的浮栅层漏电，都极大制约了浮栅存储器件的开关比和保持时间。过渡金属硫化物具有层状结构，其厚度是原子量级且表面没有多余的悬挂键，可在晶体管中充当沟道层材料，能有效克服短沟道效应，提高器件的电流开/关比和存储器件的擦除/写入比，降低器件的整体功耗。锆掺杂的二氧化铪，在兼容现有硅工艺尺寸上被发现具有铁电效应，用于栅介质层可以依靠铁电极化效应束缚浮栅层中的电子，对比传统的浮栅存储器件可以达到更长的保持时间。综上所述，现有的技术的缺陷为：现有的晶体管存在短沟道效应，且本文档来自技高网...

【技术保护点】
1.一种铁电浮栅存储器单元串，其特征在于，包括：/n绝缘衬底；/n所述绝缘衬底上侧设置有沟道层，所述沟道层上设置有隧穿介质层，所述隧穿介质层上侧设置有复合单元；/n所述复合单元包括由下至上依次设置的浮栅金属层、铁电介质层和第一控制栅极金属层，其中，所述浮栅金属层的两端和第一控制栅极金属层的两端均设置有第一绝缘介质层；/n所述绝缘衬底上侧两端嵌装有源电极金属层和漏电极金属层。/n

【技术特征摘要】
1.一种铁电浮栅存储器单元串，其特征在于，包括：
绝缘衬底；
所述绝缘衬底上侧设置有沟道层，所述沟道层上设置有隧穿介质层，所述隧穿介质层上侧设置有复合单元；
所述复合单元包括由下至上依次设置的浮栅金属层、铁电介质层和第一控制栅极金属层，其中，所述浮栅金属层的两端和第一控制栅极金属层的两端均设置有第一绝缘介质层；
所述绝缘衬底上侧两端嵌装有源电极金属层和漏电极金属层。


2.如权利要求1所述的铁电浮栅存储器单元串，其特征在于，所述浮栅金属层为氮化钛或钨；所述隧穿介质层为二氧化铪或氧化铝；所述沟道层为单层或多层过渡金属硫化物；所述第一绝缘介质层为氧化铝或二氧化硅；所述铁电介质层为锆掺杂二氧化铪HfxZr(1-x)O2材料。


3.如权利要求1所述的铁电浮栅存储器单元串，其特征在于，所述源电极金属层和漏电极金属层均为钛铂金合金或钛金合金，所述第一控制栅极金属层为钛金合金。


4.如权利要求1所述的铁电浮栅存储器单元串，其特征在于，所述第一控制栅极金属层上连接有字线，所述源电极金属层上连接有源线，所述漏电极金属层上连接有位线。


5.如权利要求1所述的铁电浮栅存储器单元串，其特征在于，所述沟道层与源电极金属层、漏电极金属层直接接触。


6.一种如权利要求1-5任一项所述的铁电浮栅存储器单元串的制备方法，其特征在于，包括：
在所述绝缘衬底上利用钛铂金合金或钛金合金制备所述源电极金属层和所述漏电极金属层；
制备所述沟道层，并将所述沟道层转移至所述绝缘衬底上侧；
在所述沟道层上制备所述隧穿介质层；
将氮化钛或钨图形化，在所述隧穿介质层上方利用图形化的氮化钛或钨制备所述浮栅金属层；
在所述浮栅金属层上方制备所述铁电介质层，其中，所述铁电介质层高温退火后进行铁电畴翻转预循环...

【专利技术属性】
技术研发人员：冯超，赵妙，陈朝晖，彭崇梅，王宇豪，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11