具有多个电压域的DRAM设备制造技术

一种DRAM设备的动态存储器阵列使用大于DRAM设备的大多数数字逻辑电路系统的操作(即，开关)电压的位线电压来操作。数字逻辑电路系统使用低于用于在DRAM阵列的位线上存储/检索数据的电压的电源电压来操作。这样可以将较低电压摆幅(以及从而将较低功率)数字逻辑用于DRAM设备上的大多数非存储阵列逻辑，从而降低了非存储阵列逻辑的功耗，进而降低了整个DRAM设备的功耗。

【技术实现步骤摘要】
【国外来华专利技术】具有多个电压域的DRAM设备附图说明图1是示出根据一个实施例的动态随机存取存储器(DRAM)设备的框图。图2是示出示例读出放大器的图。图3是示出示例局部全局数据线开关的图。图4是示出示例位线到局部数据线开关的图。图5是示出经偏移补偿的读出放大器的元件的图。图6是示出经偏移补偿的读出放大器的示例位线均衡块的图。图7是处理系统的框图。具体实施方式降低电子器件和计算机系统的功耗是一个持续的目标。因此，降低动态随机存取存储器(DRAM)设备的功耗是该工作的一部分。导致DRAM设备功耗的主要因素与公式P＝CV2f相关联，其中P是功耗，C是电容，V是开关电压，f是开关频率。因此，由于电压在上式中为平方，因此降低开关电压对降低功耗具有重要影响。在一个实施例中，DRAM设备的(多个)动态存储器阵列使用大于DRAM设备的大多数数字逻辑电路系统的操作(即，开关)电压的位线电压来操作。换言之，数字逻辑电路系统使用低于用于从DRAM阵列存储/检索数据的电压的电源电压来操作。这样可以将较低电压摆幅(以及从而将较低功率)的数字逻辑用于DRAM设备上的大多数非存储阵列逻辑，从而降低了非存储阵列逻辑的功耗，进而降低了整个DRAM设备的功耗。图1是示出根据一个实施例的动态随机存取存储器(DRAM)设备的框图。在图1中，DRAM设备100包括多个存储体/子存储体、控制电路系统160和接口电路系统170。DRAM设备100可以是至少一个集成电路，位于至少一个集成电路上，或者包括至少一个集成电路。DRAM存储体包括子阵列(例如，子阵列128)、读出放大器带(例如，读出放大器带130)、列解码和子阵列访问电路系统140以及字线控制电路系统150。读出放大器带130包括读出放大器(例如，读出放大器110)和局部全局开关(例如，局部全局开关127)。子阵列包括存储器位单元(例如，单元123)。存储器位单元123连接到字线122、位线121和列选择线124。读出放大器110连接到位线121和局部数据线125。局部全局开关127连接到局部数据线125和全局数据线126。控制电路系统160可操作地耦合到DRAM存储体，以处理至少列地址、行地址和/或经由物理接口170接收的命令。控制电路系统160包括在正常操作模式下使用所选择的(例如，由DRAM设备100的制造商)数字逻辑电源电压(又称VDD)进行操作的数字逻辑电路系统。控制电路系统160可以包括使用互补金属氧化物半导体(CMOS)型逻辑门实现的大多数电路系统。控制电路系统160可以包括使用在高K/金属栅极(HKMG)CMOS制造工艺中实现的CMOS逻辑实现的电路系统。全摆幅CMOS逻辑门的信号摆幅(即，在逻辑“1”与逻辑“0”之间)的范围可以从与负电源/参考/衬底电压相对应的最小值到与数字逻辑电源电压相对应的最大电压。在一个实施例中，DRAM设备100在正常操作模式(即，非测试模式)下使用位线电压(即，相对于负电源/参考/衬底电压的最大电压)进行操作，该位线电压高于DRAM设备100上的大多数数字逻辑的数字逻辑电源和/或最大信号摆幅电平(相对于与位线电压所参考的相同的负电源/参考/衬底电压)。具体地，位线121可以使用大于控制电路系统160的最大电压来操作。为简便起见，位线电压在本文中可以被称为VBL。正常操作(非测试)模式包括在非生产和非测试环境中使用的系统中DRAM设备100的预期操作模式。例如，在被包括在更大的系统(例如，完整的计算机系统、消费电子设备等)中之前，可以在一个或多个测试模式对DRAM设备100进行测试或以其他方式进行操作。这些测试模式可以在各种制造过程和/或阶段期间被使用，但通常在最终用户(例如，消费者、数据中心等)正在使用系统时不被使用。例如，测试模式可以在诸如在预烧期间等时间用来“加载”DRAM设备100以确认DRAM设备100的功能和/或可靠性。类似地，数字逻辑电源电压在测试期间可以被降低到低于位线电压以确认DRAM设备100的功能和/或可靠性。然而，由于DRAM设备100的功能、性能、寿命和/或可靠性当在一个或多个测试模式(与“正常”操作模式相对)下操作时可能会降级，所以测试模式在“正常”操作期间通常不被使用。读出放大器带130及其中的读出放大器(例如，读出放大器110)在正常操作模式下可以使用所选择的(例如，由制造商)位线电压(和/或位线电压范围)来操作。字线控制电路系统150在正常操作模式下可以使用可以存在以支持高核心字线电压要求的数字逻辑电源电压和/或单独的编程电源电压(VPP)来操作。列解码电路系统140在正常操作模式下可以使用位线电压或数字逻辑电源电压来操作。控制电路系统(和所包括的数据路径电路系统)160在正常操作模式下可以使用数字逻辑电源电压来操作。接口电路系统170在正常操作模式下可以使用输入/输出(I/O)电源电压和/或数字逻辑电源电压来操作。图2是示出示例读出放大器的图。读出放大器200可以是DRAM100和/或放大器带130的一部分(即，特别是作为读出放大器110)。在图2中，读出放大器200包括功能块210、220、230、240和250。读出放大器200在真实(BLt)和补码(BLc)位线上执行电压差的评估。放大器块210包括由评估控制块220接通的一对交叉耦合的反相器。放大器块210的交叉耦合的反相器包括n沟道场效应晶体管(NFET)211和212、以及p沟道场效应晶体管(PFET)213和214。NFET211和PFET214形成第一反相器，该第一反相器交叉耦合到使用NFET212和PFET214而形成的第二反相器。每个反相器的输出被提供给另一反相器的输入(即，交叉耦合)。到放大器块210的反相器的负电源和正电源由评估控制块220选择性地提供。到这些反相器的电源SAN和SAP通过评估控制块220被选择性地(可开关地)提供给放大器块210，以允许放大器块210的/到放大器块210的内部和外部节点(包括位线BLt和BLc、以及电源SAN和SAP)被均衡并且然后被激活以评估位线BLt和BLc上的电压。评估控制块220包括NFET221和PFET222。在NSET节点上的信号的控制下，NFET221可开关地连接和断开到节点SAN的负(参考)电源电压(其是放大器模块210的负电源)。在PSET节点上的信号的控制下，PFET222可开关地连接和断开到节点SAP的正电源电压(其是放大器块210的正电源)。在NSET节点上的信号的控制下，NFET221可开关地连接和断开到节点SAN的负(参考)电源电压(其是放大器模块210的负/参考电源)。提供给NSET节点(即，NFET221的栅极)的信号的摆幅可以小于位线电压。因此，在正常操作中，耦合到评估控制块220的控制电路系统(例如，控制电路系统160)可以包括可以向NSET节点提供未达到VBL(或甚至达到VBL减去PFET222的阈值电压)的信号的电路系统。在一个实施例中，在正常操作中，通过PFET222连接到SAP的正电源电本文档来自技高网...

【技术保护点】
1.一种动态随机存取存储器(DRAM)设备，包括：/n数字逻辑电路系统，在正常操作模式下至少处理列地址和行地址以检索存储在动态存储器阵列中的数据，所述数字逻辑电路系统在所述正常操作模式下使用第一数字逻辑电源电压电平进行操作；以及/n所述动态存储器阵列，在所述正常模式下使用大于所述第一数字逻辑电源电压电平的位线电压进行操作。/n

【技术特征摘要】
【国外来华专利技术】20181130 US 62/773,7611.一种动态随机存取存储器(DRAM)设备，包括：
数字逻辑电路系统，在正常操作模式下至少处理列地址和行地址以检索存储在动态存储器阵列中的数据，所述数字逻辑电路系统在所述正常操作模式下使用第一数字逻辑电源电压电平进行操作；以及
所述动态存储器阵列，在所述正常模式下使用大于所述第一数字逻辑电源电压电平的位线电压进行操作。


2.根据权利要求1所述的DRAM设备，其中所述数字逻辑电路系统使用高k金属栅极工艺来实现。


3.根据权利要求1所述的DRAM设备，其中使用互补金属氧化物半导体(CMOS)型逻辑门实现的大多数电路系统在所述正常操作模式下使用所述第一数字逻辑电源电平来操作。


4.根据权利要求3所述的DRAM设备，其中所述多个读出放大器电路包括位线均衡电路系统，所述位线均衡电路系统在所述正常操作模式下使用以所述第一数字逻辑电源电压电平进行操作的逻辑来控制。


5.根据权利要求3所述的DRAM设备，其中所述多个读出放大器电路包括耦合到所述动态存储器阵列的相应位线的双稳态触发器配置中的一对交叉耦合的反相器，所述交叉耦合的反相器各自具有负电源节点和正电源节点。


6.根据权利要求5所述的DRAM设备，其中所述位线电压使用p沟道场效应晶体管(PFET)选择性地耦合到所述多个读出放大器电路的所述交叉耦合的反相器的所述正电源节点，所述p沟道场效应晶体管(PFET)具有PFET栅极节点，所述PFET栅极节点在所述正常操作模式下使用以所述位线电压电平进行操作的逻辑来控制。


7.根据权利要求5所述的DRAM设备，其中负电源电压使用n沟道场效应晶体管(NFET)选择性地耦合到所述多个读出放大器电路的所述交叉耦合的反相器的所述负电源节点，所述n沟道场效应晶体管(NFET)具有NFET栅极节点，所述NFET栅极节点在所述正常操作模式下使用以所述第一数字逻辑电源电压电平进行操作的逻辑来控制。


8.根据权利要求5所述的DRAM设备，其中所述多个读出放大器电路包括读出放大器均衡电路系统，所述读出放大器均衡电路系统在所述正常操作模式下使用以所述第一数字逻辑电源电压电平进行操作的逻辑来控制。


9.一种集成电路，包括：
动态存储器阵列，包括耦合到位线的动态存储器单元和耦合到所述位线的读出放大器电路，所述动态存储器阵列在正常操作模式下使用位线电压进行操作；以及，
数字逻辑电路系统，在正常操作模式下至少控制所述读出放大器的一个或多个元件，所述数字逻辑在所述正常操作模式下使用小于所述位线电压的第一数字逻辑电源电压进行操作。


10.根据权利要求9所述的集成电路，其中所述数字逻辑电路系统使用高k金属栅极工艺来实现。


11.根据权利要求9所述的集成电路，其中所述读出放大器电路包括位线均衡电路系统，所述位线均衡电路系统在所述正常操作模式下使用以所述第一数字逻辑电源电压进行操作的所述数字逻辑电路系统的一部分来控制。

【专利技术属性】
技术研发人员：T·沃吉尔桑，
申请(专利权)人：拉姆伯斯公司，
类型：发明
国别省市：美国;US