一种灵敏放大器电路制造技术

本发明专利技术公开了一种灵敏放大器电路，包括放大电路和偏置电路，所述偏置电路用于保证所述放大电路不失真的放大所述放大电路上的电压，不失真放大后的电压加载至存储单元CELL的漏极，其中，加载至所述存储单元CELL的漏极的电压恒定。本发明专利技术中的灵敏放大器电路可抵消不同应用电压导致的存储单元漏极电压的差异，提升存储单元不同应用电压的输出一致性。

【技术实现步骤摘要】
一种灵敏放大器电路
本专利技术涉及半导体电路
，具体涉及一种灵敏放大器电路。
技术介绍
在现有的灵敏放大器电路中，实际加载到存储单元CELL端的电压VBL因受到开关管NM2阻抗压降的影响而不再恒定，特别是在宽压应用中NM2管的导通阻抗变化大倒置VBL不同工作电压下不相同，影响实际CELL电流，导致读margin降低或读错误。
技术实现思路
本专利技术的目的在于提供一种灵敏放大器电路，通过优化灵敏放大器的偏置电压，偏置电路部分采用NMOS管NM6补偿CELL端的控制开关NMOS管NM2的压降，从而保障在宽电压应用的情况下保持CELL管漏极的电压恒定。为了达到上述目的，本专利技术采用的技术方案如下：一种灵敏放大器电路，包括放大电路和偏置电路，所述偏置电路用于保证所述放大电路不失真的放大所述放大电路上的电压，不失真放大后的电压加载至存储单元CELL的漏极，其中，加载至所述存储单元CELL的漏极的电压恒定。进一步地，所述放大电路包括PMOS管PM1，NMOS管NM2、NM3；其中，PM1的源极连接电压VDD，PM1的栅极连接电压VSABIAS，PM1的漏极连接NM3的漏极，NM3的源极连接NM2的漏极，NM2的栅极连接电源VDD，NM2的源极连接存储单元CELL的漏极，存储单元CELL的栅极连接电压VWL，存储单元CELL的源极接地。进一步地，所述偏置电路包括PMOS管PM2、PM3，NMOS管NM1、NM4、NM5、NM6；其中，PM2的源极连接电压VDD，PM2的栅极、NM6的栅极连接偏置电压VBLPBIAS，PM2的漏极连接PM3的源极，PM3的栅极、NM4的栅极连接控制端ENB，PM3的漏极、NM4的漏极、NM5的栅极、NM5的漏极、NM1的漏极连接NM3的栅极，NM4的源极、NM6的源极接地，NM5的源极、NM1的源极连接NM6的漏极，NM1的栅极连接NM2的漏极。进一步地，当控制端ENB为高电平时，PM3关断，NM3导通，偏置电压VLIM被拉到低电平，灵敏放大器不工作。进一步地，当控制端ENB为低电平时，NM4关断，PM3导通，输入VBLBIAS信号控制的偏置管PM2的偏置电流上拉VLIM，直至NM1和NM5的导通电流与偏置电流管PM2的电流相等，此时的VLIM即为后级放大器的偏置电压，该灵敏放大器电路进入正常工作状态。进一步地，NM6的栅极连接偏置电压VBLPBIAS，与NM2的衬偏效应抵消，补偿NM2在不同电压下的导通阻抗。与现有技术相比，本专利技术至少具有以下优点之一：本专利技术公开了一种新型的电压补偿的灵敏放大器电路，可抵消不同应用电压导致的存储单元漏极电压的差异，提升存储单元不同应用电压的输出一致性。附图说明图1为本专利技术一实施例中一种灵敏放大器电路的结构示意图。具体实施方式以下结合附图1和具体实施方式对本专利技术作进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需要说明的是，附图采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施方式的目的。为了使本专利技术的目的、特征和优点能够更加明显易懂，请参阅附图。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本专利技术实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本专利技术所能产生的功效及所能达成的目的下，均应仍落在本专利技术所揭示的
技术实现思路
能涵盖的范围内。需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者现场设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者现场设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者现场设备中还存在另外的相同要素。请参阅图1所示，本实施例提供的一种灵敏放大器电路，包括放大电路和偏置电路，所述偏置电路用于保证所述放大电路不失真的放大所述放大电路上的电压，不失真放大后的电压加载至存储单元CELL的漏极，其中，加载至所述存储单元CELL的漏极的电压恒定。本实施例中，所述放大电路包括PMOS管PM1，NMOS管NM2、NM3；其中，PM1的源极连接电压VDD，PM1的栅极连接电压VSABIAS，PM1的漏极连接NM3的漏极，NM3的源极、NM2的漏极连接VBL1端，NM2的栅极连接电源VDD，NM2的源极、存储单元CELL的漏极连接VBL端，存储单元CELL的栅极连接电压VWL，存储单元CELL的源极接地。本实施例中，所述偏置电路包括PMOS管PM2、PM3，NMOS管NM1、NM4、NM5、NM6；其中，PM2的源极连接电压VDD，PM2的栅极、NM6的栅极连接偏置电压VBLPBIAS，PM2的漏极连接PM3的源极，PM3的栅极、NM4的栅极连接控制端ENB，PM3的漏极、NM4的漏极、NM5的栅极、NM5的漏极、NM1的漏极连接NM3的栅极，NM4的源极、NM6的源极接地，NM5的源极、NM1的源极连接NM6的漏极，NM1的栅极连接VBL1端。本实施例中，当控制端ENB为高电平时，PM3关断，NM3导通，偏置电压VLIM被拉到低电平，灵敏放大器不工作；当控制端ENB为低电平时，NM4关断，PM3导通，输入VBLBIAS信号控制的偏置管PM2的偏置电流上拉VLIM，直至NM1和NM5的导通电流与偏置电流管PM2的电流相等，此时的VLIM即为后级放大器的偏置电压，该灵敏放大器电路进入正常工作状态。本灵敏放大器电路的偏置电压能较好的开关控制管NM2的漏极电压VB1为一恒定输出的电压。本实施例中，NM6的栅极未直接接VDD而接PMOS管的偏置电压VBLPBIAS，同类型的NM6与NM2的衬偏效应相互抵消，从而达到两MOS管(NM2、NM6)阻抗变化相接近，确保最终加载到存储单元CELL漏极的电压VBL在不同工作电压下相等，提升存储单元CELL在不同应用电压的输出一致性。本实施例中的灵敏放大器电路在目前的存储芯片中读出电路使用，原结构2.1V和3.6V电压件VBL的压差由250mV降低到30mV以下。尽管本专利技术的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本专利技术的限制。在本领域技术人员阅读了上述内容后，对于本专利技术的多种修改和替代都将是显而易见的。因此，本专利技术的保护范围应由所附的权利要求来限定。本文档来自技高网...

【技术保护点】
1.一种灵敏放大器电路，其特征在于，包括放大电路和偏置电路，所述偏置电路用于保证所述放大电路不失真的放大所述放大电路上的电压，不失真放大后的电压加载至存储单元CELL的漏极，其中，加载至所述存储单元CELL的漏极的电压恒定。/n

【技术特征摘要】
1.一种灵敏放大器电路，其特征在于，包括放大电路和偏置电路，所述偏置电路用于保证所述放大电路不失真的放大所述放大电路上的电压，不失真放大后的电压加载至存储单元CELL的漏极，其中，加载至所述存储单元CELL的漏极的电压恒定。


2.如权利要求1所述的灵敏放大器电路，其特征在于，所述放大电路包括PMOS管PM1，NMOS管NM2、NM3；
其中，PM1的源极连接电压VDD，PM1的栅极连接电压VSABIAS，PM1的漏极连接NM3的漏极，NM3的源极连接NM2的漏极，NM2的栅极连接电源VDD，NM2的源极连接存储单元CELL的漏极，存储单元CELL的栅极连接电压VWL，存储单元CELL的源极接地。


3.如权利要求2所述的灵敏放大器电路，其特征在于，所述偏置电路包括PMOS管PM2、PM3，NMOS管NM1、NM4、NM5、NM6；
其中，PM2的源极连接电压VDD，PM2的栅极、NM6的栅极连接偏置电压VBLPBIAS，PM2的漏极连接PM3的...

【专利技术属性】
技术研发人员：李兆桂，冯国友，
申请(专利权)人：普冉半导体上海股份有限公司，
类型：发明
国别省市：上海;31