感测放大器电路结构制造技术

本发明专利技术公开了一种感测放大器电路结构，包含MOS管M1～M9，电容C1～C2；所述M1的源极接电源Vdd,其栅极与漏极短接，且漏极接M3的漏极。M2的源极接电源Vdd，M2的栅极接M4的栅极，M2的漏极接M4的漏极；M3的栅极接M2的漏极，并在此形成第一节点RFC；M4的源极接地；M5的源极接电源Vdd，M5的漏极接M7的漏极；所述M6管的源极接电源Vdd，漏极接M8的漏极，M8的源极接地；所述M8的栅极接M7的源极，所述M7的栅极接M8的漏极，形成第二节点C；所述M5的漏极形成第三节点E；所述M9的源极接电源Vdd,M9的栅极与其漏极短接，且与第六MOS管的栅极相接，输出调整电流Ifix；所述第一电容C1跨接于电源Vdd与M1、M5的栅极之间；所述第二电容C2跨接于电源Vdd与M6、M9的栅极之间。

【技术实现步骤摘要】
感测放大器电路结构
本专利技术涉及半导体器件领域，特别是指一种SRAM存储器的感测放大器电路结构。
技术介绍
静态随机随取存储器(StaticRandomAccessMemory,SRAM)常用于集成电路之中。SRAM存储器的优点在于不必依靠刷新的动作即可保有数据。SRAM存储器可具有不同数目的晶体管，且通常以其具有晶体管的数目命名，举例而言，6TSRAM、8TSRAM等。一晶体管通常作为一数据闩锁，并用以存储一数据位，而其他加入的晶体管则可作为控制该晶体管存取之用。通常将SRAM存储器编排成具有多个行与列的阵列。一般来说，SRAM存储器的各个行分别连接至一字元线，目的在判断正在使用的SRAM存储器是否被选取。该SRAM存储器的各列连接至一位元线(或一对位元线)，目的在将一数据位元存储至所选取的SRAM存储器，或从所选取的SRAM存储器中读取数据位元。暂存器文件位于中央处理器(centralprocessingunit，CPU)的处理器暂存器阵列。集成电路上的暂存器文件通常由快速SRAM所构成，且具有多个端口(port)，而一般多端口S本文档来自技高网...

【技术保护点】
1.一种感测放大器电路结构，适用于flash存储器中的存储单元的数据输出，其特征在于：所述的感测放大器电路结构包括：/n第一～第九MOS管，以及第一、第二电容；/n所述第一MOS的源极接电源Vdd,其栅极与漏极短接，且漏极接第三MOS管的漏极；/n所述第二MOS管的源极接电源Vdd，第二MOS管的栅极接第四MOS管的栅极，第二MOS管的漏极接第四MOS管的漏极；/n所述第三MOS管的栅极接第二MOS管的漏极，并在此形成第一节点；/n所述第四MOS管的源极接地；/n所述第五MOS管的源极接电源Vdd，第五MOS的漏极接第七MOS的漏极；/n所述第六MOS管的源极接电源Vdd，漏极接第八MOS管的...

【技术特征摘要】
1.一种感测放大器电路结构，适用于flash存储器中的存储单元的数据输出，其特征在于：所述的感测放大器电路结构包括：
第一～第九MOS管，以及第一、第二电容；
所述第一MOS的源极接电源Vdd,其栅极与漏极短接，且漏极接第三MOS管的漏极；
所述第二MOS管的源极接电源Vdd，第二MOS管的栅极接第四MOS管的栅极，第二MOS管的漏极接第四MOS管的漏极；
所述第三MOS管的栅极接第二MOS管的漏极，并在此形成第一节点；
所述第四MOS管的源极接地；
所述第五MOS管的源极接电源Vdd，第五MOS的漏极接第七MOS的漏极；
所述第六MOS管的源极接电源Vdd，漏极接第八MOS管的漏极，第八MOS管的源极接地；
所述第八MOS管的栅极接第七MOS管的源极，所述第七MOS管的栅极接第八MOS管的漏极，形成第二节点；
所述第五MOS管的漏极形成第三节点；
所述第九MOS管的源极接电源Vdd,第九MOS管的栅极与其漏极短接，且与第六MOS管的栅极相接，输出调整电流；
所述第一电容跨接于电源Vdd与第一、第五MOS管的栅极之间；
所述第二电容跨接于电源Vdd与第六、第九MOS管的栅极之间。


2.如权利要求1所述的感测放大器电路结构，其特征在于：所述的第一、...

【专利技术属性】
技术研发人员：陈子航，张勇，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31