削角蚀刻装置以及半导体器件制造方法制造方法及图纸

本公开提供了削角蚀刻装置以及半导体器件制造方法。一种削角蚀刻装置包括：配置为接收衬底的卡盘板；围绕卡盘板的周边的下等离子体隔离区(PEZ)环；在卡盘板上的盖板；以及围绕盖板的周边的上PEZ环。下PEZ环包括环基部和从环基部的边缘向上延伸并围绕衬底的侧壁的下部的突起。部的突起。部的突起。

【技术实现步骤摘要】
削角蚀刻装置以及半导体器件制造方法


[0001]本专利技术构思涉及用于制造半导体器件的装置和方法，更具体地，涉及一种用于削角蚀刻衬底边缘(bevel etching a substrate edge)的装置以及使用该装置的半导体器件制造方法。

技术介绍

[0002]在半导体器件以及使用半导体器件的电子产品中，对高容量、薄和紧凑尺寸的需求不断增长，因此已经提出各种新的封装技术。例如，半导体器件可以包括应用处理器、存储器件和图像传感器。封装技术可以将应用处理器、存储器件和图像传感器集成到单个芯片中。

技术实现思路

[0003]本专利技术构思的一些示例实施方式提供一种削角蚀刻装置(bevel etching apparatus)，其能够减少或防止等离子体引起的对衬底的底表面的损伤。
[0004]本专利技术构思的一些示例实施方式提供一种制造半导体器件的方法，该方法能够减少衬底边缘的缺陷。
[0005]根据本专利技术构思的一些示例实施方式，一种削角蚀刻装置可以包括：卡盘板，配置为接收衬底；围绕卡盘板的周边的下等离子体隔离区(PEZ)环；在卡盘板上的盖板；以及围绕盖板的周边的上PEZ环。下PEZ环可以包括：环基部；和突起，从环基部的边缘向上延伸以围绕衬底的侧壁的下部。
[0006]根据本专利技术构思的一些示例实施方式，一种削角蚀刻装置可以包括：腔室；在腔室中的卡盘板，该卡盘板配置为接收衬底；下PEZ环，围绕卡盘板的周边，该下PEZ环包括围绕衬底的侧表面的下部的外壁；在卡盘板上的盖板；围绕盖板的周边并在下PEZ环上的上PEZ环；以及与上PEZ环和下PEZ环相邻的偏置电极。
[0007]根据本专利技术构思的一些示例实施方式，一种半导体器件制造方法可以包括：在第一衬底上形成第一半导体器件；在第二衬底上形成第二半导体器件；蚀刻第二衬底的上拐角以形成阶梯状凹槽，该上拐角与第二半导体器件径向地间隔开；以及将第二半导体器件接合到第一半导体器件。
附图说明
[0008]图1示出流程图，其示出根据本专利技术构思的半导体器件制造方法的示例。
[0009]图2至图7示出剖视图，其示出图1的半导体器件制造方法。
[0010]图8示出剖视图，其示出蚀刻图3所示的第二衬底的上拐角的削角蚀刻装置。
[0011]图9示出剖视图，其示出图8所示的卡盘板、下等离子体隔离区(PEZ)环、盖板和上PEZ环的示例。
[0012]图10示出透视图，其示出图9所示的下PEZ环的示例。
具体实施方式
[0013]图1示出根据本专利技术构思的半导体器件制造方法的示例。图2至图7示出剖视图，其示出图1的半导体器件制造方法。
[0014]参照图1和图2，第一制造设备可以在第一衬底W1上形成第一半导体器件102(S10)。第一制造设备可以包括膜沉积装置、光刻装置和蚀刻装置，但是本专利技术构思不限于此。例如，第一衬底W1可以包括硅晶片。第一衬底W1可以具有约300mm的第一直径D1，但是本专利技术构思不限于此。第一半导体器件102可以形成在第一衬底W1的顶表面处。例如，第一半导体器件102可以是存储器件。第一半导体器件102可以包括例如DRAM器件或NAND闪存器件。或者，第一半导体器件102可以包括应用处理器，但是本专利技术构思不限于此。
[0015]参照图1和图3，第二制造设备可以在第二衬底W2上形成第二半导体器件112(S20)。第二制造设备可以与第一制造设备相同。此外，第二衬底W2可以与第一衬底W1相同。例如，第二衬底W2可以包括硅晶片。第二衬底W2可以具有约300mm的第二直径D2。第二半导体器件112可以形成在第二衬底W2的顶表面处。例如，第二半导体器件112可以包括图像传感器。
[0016]图8示出蚀刻图3所示的第二衬底W2的上拐角的削角蚀刻装置100的示例。如这里使用的，术语“上拐角”可以表示由第二衬底W2的顶表面的边缘和第二衬底W2的侧壁或侧表面的上部界定的部分或区域。上拐角可以绕第二衬底W2的整个周边延伸。
[0017]参照图1、图4和图8，削角蚀刻装置100可以蚀刻或修整第二衬底W2的上拐角以形成阶梯状凹槽114(S30)。削角蚀刻装置100可以向第二衬底W2的上拐角局部地提供等离子体P以形成阶梯状凹槽114。阶梯状凹槽114可以形成为具有L形或具有L形截面。例如，阶梯状凹槽114可以具有约0.5mm至约3mm的第一宽度WD1和约3μm至约30μm的第一高度H1。
[0018]参照图8，削角蚀刻装置100可以包括腔室10、卡盘板20、下等离子体隔离区(PEZ)环30、偏置电极40、盖板50和上PEZ环60。
[0019]腔室10可以向第二衬底W2提供与外界的气密密封或空间。腔室10可以具有小于大气压强的真空压强。
[0020]卡盘板20可以设置在腔室10中。卡盘板20可以接收第二衬底W2。卡盘板20可以支撑第二衬底W2的中心。例如，卡盘板20可以包括卡盘基部22和电介质层24。卡盘基部22可以包括铝合金。电介质层24可以设置在卡盘基部22上。电介质层24可以包括铝氧化物(Al2O3)，但是本专利技术构思不限于此。
[0021]源电源26可以提供在腔室10外部。源电源26可以连接到卡盘基部22，从而提供源功率28。卡盘基部22可以使用源功率28在第二衬底W2的边缘上产生等离子体P。例如，源功率28可以具有约13.56MHz的频率。
[0022]图9示出图8所示的卡盘板20、下PEZ环30、盖板50和上PEZ环60的示例。为了图示的方便，图8所示的一些部件没有在图9中示出。
[0023]参照图9，卡盘板20、下PEZ环30、盖板50和上PEZ环60可以限制地和/或选择性地将第二衬底W2的上拐角暴露于等离子体P。下PEZ环30可以绕卡盘板20的侧面设置或围绕卡盘板20的侧面，并可以支撑第二衬底W2的边缘或第二衬底W2的底表面的边缘。盖板50可以覆盖第二衬底W2的中心。上PEZ环60可以绕盖板50设置或围绕盖板50，并可以部分地覆盖第二衬底W2的边缘或设置在第二衬底W2的边缘上方。
[0024]下面将详细描述下PEZ环30、盖板50和上PEZ环60。
[0025]下PEZ环30可以设置在卡盘板20的侧壁或侧面上或围绕卡盘板20的侧壁或侧面，和/或在卡盘板20的周边上。下PEZ环30可以包括例如Al2O3和/或Y2O3的陶瓷。下PEZ环30可以具有L形或具有L形截面。下PEZ环30可以围绕第二衬底W2的下拐角。例如，下PEZ环30可以围绕第二衬底W2的底表面的边缘和第二衬底W2的侧壁或侧表面的下部。下PEZ环30可以防止等离子体P接触第二衬底W2的底表面的边缘和第二衬底W2的下拐角。
[0026]图10示出图9所示的下PEZ环30的示例。
[0027]参照图9和图10，下PEZ环30可以包括环基部32和突起或外壁34。
[0028]环基部32可以支撑第二衬底W2的边缘。环基部32可以具有与卡盘板20的电介质层24的顶表面或上本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种削角蚀刻装置，包括：卡盘板，配置为接收衬底；下等离子体隔离区(PEZ)环，围绕所述卡盘板的周边；盖板，在所述卡盘板上；以及上PEZ环，围绕所述盖板的周边，其中所述下PEZ环包括：环基部；和突起，从所述环基部的边缘向上延伸以围绕所述衬底的侧壁的下部。2.根据权利要求1所述的削角蚀刻装置，其中所述突起具有比所述上PEZ环的外径大的内径。3.根据权利要求2所述的削角蚀刻装置，其中所述突起的所述内径为300mm，并且所述上PEZ环的所述外径为294mm至299mm。4.根据权利要求1所述的削角蚀刻装置，其中所述环基部的顶表面与所述卡盘板的顶表面共面。5.根据权利要求4所述的削角蚀刻装置，其中所述突起具有从所述环基部的所述顶表面起的745μm至772μm的高度。6.根据权利要求1所述的削角蚀刻装置，其中所述盖板在所述卡盘板上方，并且所述盖板具有与所述卡盘板的直径相同的直径。7.根据权利要求6所述的削角蚀刻装置，其中所述环基部具有比所述上PEZ环的宽度大的宽度。8.根据权利要求1所述的削角蚀刻装置，其中所述上PEZ环比所述下PEZ环厚。9.根据权利要求1所述的削角蚀刻装置，其中所述上PEZ环的底表面与所述盖板的底表面共面。10.根据权利要求1所述的削角蚀刻装置，其中所述上PEZ环和所述下PEZ环暴露所述衬底的上拐角。11.一种削角蚀刻装置，包括：腔室；在所述腔室中的卡盘板，所述卡盘板配置为接收衬底；围绕所述卡盘板的周边的下等离子体隔离区(PEZ)环，所述下...

【专利技术属性】
技术研发人员：李学承，李镐珍，林东灿，金镇南，文光辰，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：