3DNAND闪存编程方法技术

本发明专利技术提供一种3D NAND闪存编程方法，包括：S1)提供3D NAND闪存阵列，清除残余电荷；S2)选通上部子存储模块所在位线；S3)于待编程的存储单元的漏极上施加漏极电压，并将源极浮空；S4)于待编程的存储单元的栅极上施加编程电压，完成编程；S5)完成上部子存储模块的编程后，在上部子存储模块保持编程状态的情况下，选通下部子存储模块所在位线重复步骤S3)及步骤S4)以实现对下部子存储模块的编程。本发明专利技术的3D NAND闪存编程方法基于三次电子碰撞原理完成编程，编程时的栅极电压远小于现有的隧穿(F

【技术实现步骤摘要】
3D NAND闪存编程方法


[0001]本专利技术涉及集成电路设计领域，特别是涉及一种3D NAND闪存编程方法。

技术介绍

[0002]随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR闪存和3D NAND闪存。
[0003]在3D NAND型结构闪存中，存储单元在位线和地线之间串列排列。具有串联结构的NAND型闪存具有读取速度较低，但是写入速度和擦除速度较快，从而使3D NAND型闪存适合用于存储数据，其优点在于体积小、容量大。与平面的2D NAND比3D NAND在同等面积下存储容量大，单位存储单元成本更低，在当前消费电子产品需求低功耗，大容量的背景下具有更为广泛的市场应用前景。
[0004]如图1所示，在实际电路电压操作过程中，待编程的存储单元(addressed cell)的字线(Word Line)上加了高电压Vpgm(比如18V)，与此同时，同一条字线上其余单元也加了高电压Vpgm，但是为了该字线上其余单元不被编程，就需要在对应位线上加电压Vpi(比如8V)，这样可以减少隧道氧化层(Tunnel Oxide)上的电势差，从而避免未选中的其它单元进行编程
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这种就称为SBPI(Self-Boosted Program Inhibit)。这个电压Vpi就是加在被禁止编程的NAND串的位线(Bit Line)上的。
[0005]采用传统的SBPI方法的话有如下缺点：
[0006]1)电荷泵(Charge Pump)需要给位线和字线加高电压，而位线本身有高电容，因此功耗很大；同时电荷泵所占芯片面积也较大。
[0007]2)待编程的位线设置为0V与相邻的禁止编程的位线8V之间有大电压差，距离太近会被击穿，这个问题也限制了存储阵列(Memory Array)的小型化。
[0008]因此，如何减小操作电压，进而于减小闪存功耗及对相邻存储单元的干扰，已成为本领域技术人员亟待解决的问题之一。

技术实现思路

[0009]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种3D NAND闪存编程方法，用于解决现有技术中编程电压高、闪存功耗大、相邻存储单元之间存在干扰等问题。
[0010]为实现上述目的及其他相关目的，本专利技术提供一种3D NAND闪存编程方法，所述3D NAND闪存编程方法至少包括：
[0011]S1)提供一3D NAND闪存阵列，清除所述3D NAND闪存阵列中的残余电荷；
[0012]S2)选通上部子存储模块所在位线，以对所述上部子存储模块中的待编程的存储单元进行编程；
[0013]S3)于所述待编程的存储单元的漏极上施加漏极电压，同时将所述待编程的存储
单元的源极浮空，以使得所述待编程的存储单元中形成一次电子，并且所述第一次电子加速度运动撞击衬底产生二次电子；
[0014]S4)于所述待编程的存储单元的栅极上施加编程电压，以使所述二次电子在垂直方向电场作用下形成三次电子注入所述待编程的存储单元的浮栅中，完成编程；
[0015]S5)完成上部子存储模块的编程后，在上部子存储模块保持编程状态的情况下，选通下部子存储模块所在位线重复步骤S3)及步骤S4)以实现对下部子存储模块的编程。
[0016]可选地，所述3D NAND闪存阵列包括多个存储模块，各存储模块包括上部子存储模块及下部子存储模块，所述上部子存储模块及所述下部子存储模块均包括n行b列存储单元；同一行中各存储单元的栅极连接同一字线；同一列中各存储单元依次串联，各列的一端分别经由一位线选通管连接对应本地位线，另一端连接源线，位于同一行的位线选通管连接同一位线选通信号；所述上部子存储模块及所述下部子存储模块中位于同一列的本地位线连接同一全局位线；其中，n、b为大于0的自然数。
[0017]更可选地，步骤S1)中选通所述上部子存储模块的位线选通管及所述下部子存储模块的位线选通管，将所述上部子存储模块及所述下部子存储模块的源线接地，各字线接地，以清除所述3D NAND闪存阵列中的残余电荷。
[0018]更可选地，步骤S3)中施加漏极电压的方法包括：将所述漏极电压施加于所述待编程的存储单元所在全局位线，选通所述上部子存储模块的位线选通管及位于所述待编程的存储单元与所述上部子存储模块的位线选通管之间的存储单元，使得所述漏极电压传递至所述待编程的存储单元的漏极，将所述待编程的存储单元所在源线浮空。
[0019]更可选地，步骤S3)还包括关断所述下部子存储模块的位线选通管，将所述下部子存储模块的源线接地。
[0020]更可选地，步骤S5)中上部子存储模块保持编程状态的方法包括：将所述上部子存储模块的位线选通管及各存储单元关断，源线接地。
[0021]可选地，步骤S4)中将所述编程电压保持预设时间后完成编程。
[0022]更可选地，所述预设时间不大于100μs。
[0023]可选地，所述待编程的存储单元的漏极及衬底的电压差介于4V至8V之间。
[0024]可选地，所述编程电压不大于10V。
[0025]更可选地，步骤S3)可替换为：先将所述待编程的存储单元的源极浮空，再于所述待编程的存储单元的漏极上施加漏极电压。
[0026]更可选地，将所述上部子存储模块及所述下部子存储模块的编程顺序互换。
[0027]如上所述，本专利技术的3D NAND闪存编程方法，具有以下有益效果：
[0028]本专利技术的3D NAND闪存编程方法将上下部子存储模块分开编程，通过位线选通管选中需要编程的子存储模块，清除残余电荷后施加漏极电压并对源极做浮空处理，然后施加编程电压，以此基于三次电子碰撞原理完成编程，编程时的栅极电压远小于现有的隧穿(F-N)编程方式的栅极电压，且编程时间短，可有效降低功耗并避免相邻存储单元之间的干扰，提高编程效率。
附图说明
[0029]图1显示为现有技术的3D NAND闪存编程方法的原理示意图。
[0030]图2显示为本专利技术的3D NAND闪存编程方法的流程示意图。
[0031]图3显示为本专利技术的3D NAND闪存阵列的结构示意图。
[0032]图4显示为本专利技术的3D NAND闪存编程方法清除残余电荷的原理示意图。
[0033]图5显示为本专利技术的3D NAND闪存编程方法对上部子存储模块施加漏极电压并进行源极浮空的原理示意图。
[0034]图6显示为本专利技术的3D NAND闪存编程方法对上部子存储模块施加编程电压的原理示意图。
[0035]图7显示为本专利技术的3D NAND闪存编程方法对下部子存储模块施加漏极电压并进行源极浮空的原理示意图。
[0036]元件标本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种3D NAND闪存编程方法，其特征在于，所述3D NAND闪存编程方法至少包括：S1)提供一3D NAND闪存阵列，清除所述3D NAND闪存阵列中的残余电荷；S2)选通上部子存储模块所在位线，以对所述上部子存储模块中的待编程的存储单元进行编程；S3)于所述待编程的存储单元的漏极上施加漏极电压，同时将所述待编程的存储单元的源极浮空，以使得所述待编程的存储单元中形成一次电子，并且所述第一次电子加速度运动撞击衬底产生二次电子；S4)于所述待编程的存储单元的栅极上施加编程电压，以使所述二次电子在垂直方向电场作用下形成三次电子注入所述待编程的存储单元的浮栅中，完成编程；S5)完成上部子存储模块的编程后，在上部子存储模块保持编程状态的情况下，选通下部子存储模块所在位线重复步骤S3)及步骤S4)以实现对下部子存储模块的编程。2.根据权利要求1所述的3D NAND闪存编程方法，其特征在于：所述3D NAND闪存阵列包括多个存储模块，各存储模块包括上部子存储模块及下部子存储模块，所述上部子存储模块及所述下部子存储模块均包括n行b列存储单元；同一行中各存储单元的栅极连接同一字线；同一列中各存储单元依次串联，各列的一端分别经由一位线选通管连接对应本地位线，另一端连接源线，位于同一行的位线选通管连接同一位线选通信号；所述上部子存储模块及所述下部子存储模块中位于同一列的本地位线连接同一全局位线；其中，n、b为大于0的自然数。3.根据权利要求2所述的3D NAND闪存编程方法，其特征在于：步骤S1)中选通所述上部子存储模块的位线选通管及所述下部子存储模块的位线选通管，将所述上部子存储模块及所述下部子存储模块的源线接地，各字线接地，以清除所述3D NAND...

【专利技术属性】
技术研发人员：聂虹，陈精纬，
申请(专利权)人：中天弘宇集成电路有限责任公司，
类型：发明
国别省市：