存储器装置以及操作该存储器装置的方法。根据实施方式的存储器装置包括：包括多个页的存储器单元块，各个页与多条字线中的字线对应；外围电路，其被配置为对所述多个页执行编程操作；以及控制逻辑，其被配置为控制外围电路执行编程操作。控制逻辑根据所述多个页中的每一页的编程次序来改变和设定在编程操作的编程验证操作期间施加到存储器单元块的位线的位线电压。的位线电压。的位线电压。
【技术实现步骤摘要】
存储器装置以及操作该存储器装置的方法
[0001]各种实施方式总体上涉及电子装置，更具体地，涉及一种存储器装置以及操作该存储器装置的方法。
技术介绍
[0002]半导体装置(具体地，存储器装置)可被分类为易失性存储器装置或非易失性存储器装置。
[0003]非易失性存储器装置可具有相对低的写和读速度，但可在没有供应电力的情况下保持所存储的数据。因此，当需要存储不管电力供应如何均应该保持的数据时，可使用非易失性存储器装置。非易失性存储器装置的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。闪存可被分类为NOR型存储器和NAND型存储器。
[0004]在这些非易失性存储器装置当中，闪存可同时具有数据可自由地编程和擦除的RAM的优点以及即使没有电力也可保持存储在其中的数据的ROM的优点。闪存已广泛用作诸如数字相机、个人数字助理(PDA)和MP3播放器的便携式电子装置的存储介质。
[0005]闪存装置可被分类为存储器串水平地形成在半导体基板上的二维半导体装置，或者存储器串垂直地形成在半导体基板上的三维半导体装置。
[0006]三维半导体装置被设计为克服二维半导体装置的集成极限，并且包括垂直地形成在半导体基板上的多个存储器串。各个存储器串可包括串联联接在位线和源极线之间的漏极选择晶体管、存储器单元和源极选择晶体管。
技术实现思路
[0007]各种实施方式提供了一种能够在编程操作期间改进存储器单元的阈值电压分布的存储器装置以及操作该存储器装置的方法。
[0008]根据实施方式，一种存储器装置可包括存储器单元块，该存储器单元块包括多个页，其中，多个页中的每一页对应于多条字线中的一条字线。存储器装置还可包括：外围电路，其被配置为对多个页执行编程操作；以及控制逻辑，其被配置为控制外围电路执行编程操作。控制逻辑可根据多个页中的每一页的编程次序来改变和设定在编程操作的编程验证操作期间施加到存储器单元块的位线的位线电压。
[0009]根据实施方式，一种存储器装置可包括存储器单元块，该存储器单元块包括多个页，其中，多个页中的每一页对应于依次设置在源极线和位线之间的多条字线中的字线。存储器装置还可包括：外围电路，其被配置为对多个页执行编程操作；以及控制逻辑，其被配置为控制外围电路执行编程操作。控制逻辑可根据多个页中的每一页的编程次序来逐渐减小和设定在编程操作的编程验证操作期间施加到存储器单元块的位线的位线电压。
[0010]根据实施方式，一种操作存储器装置的方法可包括提供包括多个页的存储块，其
中，多个页中的每一页对应于多条字线中的字线。该方法还可包括以下步骤：根据多个页中的每一页的编程次序来为多个页中的每一页设定不同的位线电压；以及通过依次选择多个页来执行编程操作，其中，设定的位线电压在编程操作的编程验证操作期间施加到存储块的位线。
附图说明
[0011]图1是示出根据实施方式的存储器装置的框图。
[0012]图2是示出三维结构的存储块的图。
[0013]图3是示出图2所示的存储块之一的详细电路图。
[0014]图4是示出图3所示的存储器串的电路图。
[0015]图5是示出图3所示的页的电路图。
[0016]图6是示出图1所示的控制逻辑的图。
[0017]图7是示出根据实施方式的存储器装置的编程操作的流程图。
[0018]图8是示出根据实施方式的在存储器装置的编程操作的编程验证操作期间施加到位线的位线电压的电压图。
[0019]图9是示出包括图1的存储器装置的存储器系统的图。
[0020]图10是示出存储器系统的另一实施方式的图。
[0021]图11是示出存储器系统的另一实施方式的图。
[0022]图12是示出存储器系统的另一实施方式的图。
具体实施方式
[0023]以下，仅示出根据本说明书中所公开的概念的实施方式的示例的具体结构或功能描述以描述根据所述概念的实施方式的示例，根据所述概念的实施方式的示例可通过各种形式实现，但是描述不限于本说明书中所描述的实施方式的示例。
[0024]可对根据所述概念的实施方式的示例应用各种修改和改变，以使得实施方式的示例将在附图中示出并在说明书中描述。然而，根据本公开的概念的实施方式不应被解释为限于指定的公开，而是包括不脱离本公开的精神和技术范围的所有改变、等同物或替代。
[0025]尽管可使用诸如“第一”和“第二”的术语来描述各种组件，但这些组件不应被理解为限于上述术语。上述术语用于将一个组件与其它组件相区分，例如，在不脱离根据本公开的概念的范围的情况下，第一组件可被称为第二组件，并且类似地，第二组件可被称为第一组件。
[0026]将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者也可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。此外，诸如“在～之间”、“紧接在～之间”或“与～相邻”和“与～直接相邻”的描述组件之间的关系的其它表达可类似地解释。
[0027]本申请中所使用的术语仅用于描述特定实施方式，并非旨在限制本公开。除非上下文清楚地另外指示，否则本公开中的单数形式也旨在包括复数形式。在本说明书中，应该理解，术语“包括”或“具有”指示存在特征、数量、步骤、操作、组件、部件或说明书中所描述的那些的组合，但不预先排除存在或添加一个或更多个其它特征、数量、步骤、操作、组件、
部件或其组合的可能。
[0028]只要没有不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。通常使用的词典中定义的术语应该被解释为具有在相关领域的上下文中解释的相同含义，并且除非在本说明书中另外清楚地定义，否则不应被解释为具有理想的或过于形式的含义。
[0029]在一些实施方式中，未详细描述熟知工艺、装置结构和技术以避免本教导的歧义。这旨在通过省略不必要的描述来更清楚地公开本公开的主旨。
[0030]以下，参照附图详细描述本公开的实施方式以便本领域技术人员能够容易地实现本公开的技术精神。
[0031]图1是示出根据实施方式的存储器装置100的框图。
[0032]参照图1，存储器装置100可包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140和电压生成电路150。地址解码器120、读写电路130和电压生成电路150可被定义为外围电路160，其被配置为对存储器单元阵列110执行读操作。
[0033]存储器单元阵列110可包括多个存储块BLK1至BLKz，也称为存储器单元块。多个存储块BLK1至BLKz可通过字线WL联接到地址解码器120本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种存储器装置，该存储器装置包括：包括多个页的存储器单元块，其中，所述多个页中的每一页与多条字线中的一条字线对应；外围电路，该外围电路被配置为对所述多个页执行编程操作；以及控制逻辑，该控制逻辑被配置为控制所述外围电路执行所述编程操作，所述控制逻辑根据所述多个页中的每一页的编程次序来改变和设定在所述编程操作的编程验证操作期间施加到所述存储器单元块的位线的位线电压。2.根据权利要求1所述的存储器装置，其中，所述控制逻辑控制所述外围电路通过依次选择所述多个页来执行所述编程操作。3.根据权利要求2所述的存储器装置，其中，所述控制逻辑控制所述外围电路根据从与源极线相邻的页对与所述多条字线中的每一条字线对应的页依次编程的正常编程次序来执行所述编程操作。4.根据权利要求2所述的存储器装置，其中，所述控制逻辑控制所述外围电路根据从与位线相邻的页对与所述多条字线中的每一条字线对应的页依次编程的反向编程次序来执行所述编程操作。5.根据权利要求1所述的存储器装置，其中，所述控制逻辑将所述多个页分成多个组，并且控制所述外围电路通过依次选择所述多个组或者通过交替地选择包括在所述多个组中的每一个组中的页来执行所述编程操作。6.根据权利要求1所述的存储器装置，其中，当编程次序较早时，所述控制逻辑增加并设定所述位线电压，并且当编程次序较晚时，所述控制逻辑减小并设定所述位线电压。7.根据权利要求6所述的存储器装置，其中，所述位线电压根据编程次序而逐渐减小。8.根据权利要求1所述的存储器装置，其中，所述外围电路在所述编程验证操作期间在将验证电压施加到所述多条字线当中的所选字线之前将设定的位线电压施加到所述位线。9.根据权利要求1所述的存储器装置，其中，至少一个页与所述多条字线中的每一条字线对应，并且其中，所述外围电路在所述至少一个页的所述编程操作期间将具有相同电位的位线电压施加到所述位线。10.一种存储器装置，该存储器装置包括：包括多个页的存储器单元块，其中，所述多个页中的每一页与依次设置在源极线与位线之间的多条字线中的字线对应；外围电路，该外围电路被配置为对所述多个页执行编程操作；以及控制逻辑，该控制逻辑被配置为控制所述外围电路执行所述编程操作，所述控...
【专利技术属性】
技术研发人员：朴钟庆，徐智贤，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：
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