负压端口静电防护电路制造技术

本实用新型专利技术提供一种负压端口静电防护电路，包括：PMOS管，NMOS管及电阻；所述PMOS管的源极、栅极及衬底连接电源电压，所述PMOS管的漏极连接所述NMOS管的源极并连接至芯片的负压输入端；所述NMOS管的源极、栅极及P阱电极连接在一起，所述NMOS管的漏极及深阱区电极接参考地；所述电阻的一端连接所述PMOS管的漏极及所述NMOS管的源极，另一端连接内部电路。本实用新型专利技术的负压端口静电防护电路在输入负压时对人体或机器瞬间接触产生的大电压或大电流进行泄放从而有效保护内部电路，同时通过限流进一步减小对内部电路的损坏。进一步减小对内部电路的损坏。进一步减小对内部电路的损坏。

【技术实现步骤摘要】
负压端口静电防护电路


[0001]本技术涉及集成电路设计领域，特别是涉及一种负压端口静电防护电路。

技术介绍

[0002]在日常生活中静电积累长会引起人身电击、火灾和爆炸、电子器件失效和损坏，以及对生产的不良影响。其防范原则主要是抑制静电的产生，加速静电的泄漏，进行静电中和等。
[0003]通常在集成电路中设置静电防护电路来达到ESD静电保护的作用。当系统没有干扰，正常工作时，静电防护器件可以忽略，几乎不起作用；当外部接口电压超过静电防护器件的击穿电压(VBR，Breakdown Voltage)时，静电防护器件开始起作用，并将电流泻放到地，以此达到静电保护的目的。
[0004]在日常应用中，人们往往关注输入正电压的静电防护，当需要输入负电压时，没有很好的解决方案，因此，如何解决输入负压时的静电防护已成为本领域技术人员亟待解决的问题之一。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本技术的目的在于提供一种负压端口静电防护电路，用于解决现有技术中不能很好解决输入负压时静电防护的问题。
[0006]为实现上述目的及其他相关目的，本技术提供一种负压端口静电防护电路，所述负压端口静电防护电路至少包括：
[0007]PMOS管，NMOS管及电阻；
[0008]所述PMOS管的源极、栅极及衬底连接电源电压，所述PMOS管的漏极连接所述NMOS管的源极并连接至芯片的负压输入端；所述NMOS管的源极、栅极及P阱电极连接在一起，所述NMOS管的漏极及深阱区电极接参考地；<br/>[0009]所述电阻的一端连接所述PMOS管的漏极及所述NMOS管的源极，另一端连接内部电路。
[0010]可选地，所述NMOS管包括衬底，位于衬底上的N型深阱区，位于所述N型深阱区内的P型阱区，位于所述P型阱区中的两个N型注入区，以及位于所述P型阱区上且覆盖于两个N型注入区的栅极结构；其中，所述衬底接地，所述N型深阱区引出深阱区电极，所述P型阱区引出P阱电极，两个N型注入区分别引出源极和漏极，所述栅极结构引出栅极。
[0011]如上所述，本技术的负压端口静电防护电路，具有以下有益效果：
[0012]本技术的负压端口静电防护电路在输入负压时对人体或机器瞬间接触产生的大电压或大电流进行泄放从而有效保护内部电路，同时通过限流进一步减小对内部电路的损坏。
附图说明
[0013]图1显示为本技术的负压端口静电防护电路的结构示意图。
[0014]图2显示为本技术的NMOS管的端口示意图。
[0015]图3显示为本技术的NMOS管的器件结构示意图。
[0016]图4显示为本技术的负压端口静电防护电路的工作原理示意图。
[0017]元件标号说明
[0018]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
负压端口静电防护电路
[0019]11
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衬底
[0020]12
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N型深阱区
[0021]13
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P型阱区
[0022]14
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第一N型注入区
[0023]15
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第二N型注入区
[0024]16
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栅极结构
[0025]2ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
内部电路
具体实施方式
[0026]以下通过特定的具体实例说明本技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本技术的其他优点与功效。本技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本技术的精神下进行各种修饰或改变。
[0027]请参阅图1～图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本技术的基本构想，遂图式中仅显示与本技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0028]如图1所示，本技术提供一种负压端口静电防护电路1，所述负压端口静电防护电路1包括：
[0029]PMOS管P1，NMOS管N1及电阻R1。
[0030]具体地，所述PMOS管P1的源极、栅极及衬底连接在一起，并连接至电源电压VDD，所述PMOS管P1的漏极连接所述NMOS管N1的源极。所述NMOS管N1的源极、栅极及衬底连接在一起，并连接所述PMOS管P1的漏极，所述NMOS管N1的漏极接参考地GND。所述PMOS管P1的漏极与所述NMOS管N1的源极、栅极及衬底连接至芯片的负压输入端PAD。
[0031]具体地，所述电阻R1的一端连接所述负压输入端PAD，另一端连接内部电路2。
[0032]如图2所示，所述NMOS管N1包括五个电极，分别为源极S、栅极G、漏极D、P阱电极B及深阱区电极DN，所述NMOS管N1的源极S、栅极G及P阱电极B连接所述负压输入端PAD，漏极D及深阱区电极DN接参考地。如图3所示，在本实施例中，所述NMOS管N1的器件结构包括衬底11、N型深阱区12、P型阱区13、第一N型注入区14、第二N型注入区15及栅极结构16。所述衬底11为P型衬底(接参考地，图中未显示)，包括但不限于硅衬底、蓝宝石衬底，在此不一一赘述。所述N型深阱区12位于所述衬底11上，所述N型深阱区12为N型轻掺杂，所述N型深阱区12引出所述深阱区电极DN。所述P型阱区13位于所述N型深阱区12内，所述P型阱区13的掺杂浓度
大于所述N型深阱区12的掺杂浓度，所述P型阱区13引出所述P阱电极B。所述第一N型注入区14及所述第二N型注入区15位于所述P型阱区13中(所述P型阱区13的引出电位接所述第一N型注入区14，即负电位)，所述第一N型注入区14及所述第二N型注入区15的掺杂浓度大于所述P型阱区13的掺杂浓度，所述第一N型注入区14及所述第二N型注入区15分别引出所述源极S及所述漏极D。所述栅极结构16位于所述P型阱区13上，且覆盖所述第一N型注入区14及所述第二N型注入区15，所述栅极结构16引出所述栅极G，所述栅极结构16包括叠层结构，在此不一一赘述。
[0033]本技术的负压端口静电防护电路1的工作原理如下：
[0034]如图4所示，所述负压输入端PAD接入负压后，由于其电压低于所述电源电压VDD，因此所述电源电压VDD的连接端与所述负压输入端PAD之间的PMOS管P1形成反接二极管；同理，所述负压输入端PAD接入的负压低于参考地GND，所述参考地GND的连本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种负压端口静电防护电路，其特征在于，所述负压端口静电防护电路至少包括：PMOS管，NMOS管及电阻；所述PMOS管的源极、栅极及衬底连接电源电压，所述PMOS管的漏极连接所述NMOS管的源极并连接至芯片的负压输入端；所述NMOS管的源极、栅极及P阱电极连接在一起，所述NMOS管的漏极及深阱区电极接参考地；所述电阻的一端连接所述PMOS管的漏极及所述NMOS管的源极，另一端连接...

【专利技术属性】
技术研发人员：聂虹，孙英，苏香，
申请(专利权)人：中天弘宇集成电路有限责任公司，
类型：新型
国别省市：