振荡电路及存储器制造技术

本发明专利技术提供一种振荡电路及存储器，包括：基准电流产生模块，产生与电源电压无关的基准电流；基准电压产生模块，产生与电源电压线性相关的基准电压；充放电模块，基于基准电流及基准电压对两条相同的充放电通路进行充放电，其中，两条充放电通路的充放电状态相反，且放电时间与电源电压无关；反馈模块，基于充放电模块的输出信号产生充放电模块的充放电控制信号；时钟输出模块，基于充放电控制信号产生时钟信号。本发明专利技术的振荡电路可生成低功耗、与电源电压无关、频率稳定可调且占空比50％的时钟信号，应用范围广；在NOR FLASH存储器中，可为NOR FLASH存储器的高压产生模块提供高质量的时钟信号，提高存储器的工作性能。提高存储器的工作性能。提高存储器的工作性能。

【技术实现步骤摘要】
振荡电路及存储器


[0001]本专利技术涉及半导体存储器
，特别是涉及一种振荡电路及存储器。

技术介绍

[0002]目前NOR FLASH读取、写入和擦除数据均需要高压系统生成对应的电压，而高压系统中必不可少的电路包括振荡电路；振荡电路的功耗和输出频率是很重要的设计参数，输出频率还将直接影响高压系统输出的性能。
[0003]振荡电路的目的是产生一个稳定的时钟供系统使用，传统结构为环路振荡器，由奇数个反相器首尾相接来实现，如图1所示。每个反相器把输入信号的波形完全转换成对应的输出信号波形需要一定的时间，这个时间这里称为反相器的延迟时间。假设每个反相器的延迟时间为T_D，那么2n+3(n≥0，n∈N)级反相器的延迟为(2n+3)T_D。图1中假设IN由低电平
‘0’
转换为高电平
‘1’
开始，经过(2n+3)T_D时间的延迟后OUT点会被拉成低电平
‘0’
，再过(2n+3)T_D时间的延迟后OUT点会被拉成高电平
‘1’
，形成一个周期的翻转，以一定时间反复进行高低电平转换形成时钟。这个固定的时间即为该环路振荡器的时钟周期T，大小为2(2n+3)T_D，最后再通过公式f＝1/T转换为频率，其中T为振荡器的时钟周期，f为该振荡器的时钟频率。
[0004]环路振荡器频率相关的主要参数为反相器的延迟时间T_D，但该时间是跟随电源电压的变化而变化，通常电源电压越高，时钟频率将越快，时钟频率将直接影响高压系统中电荷泵(charge pump)的性能。在电荷泵系统中时钟频率f和效率η的关系如图2所示，在一定频率范围效率随时钟频率的增加而增加，超过一定频率后效率反而随时钟频率的增加而降低。实际电荷泵系统设计中最快的时钟频率一般不超过最优频率点f2，通常情况设计会考虑放在f1这个频率点。当时钟频率波动范围较大时，有部分条件下将会是一个很低的效率点。出于这些考虑，相对稳定的时钟将至关重要，而传统结构往往随电源电压的波动而波动，在整个工作电压下将是一个很宽的范围，这样导致增加设计难度的前提下还会损失部分性能。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种振荡电路及存储器，用于解决现有技术中振荡电路的输出频率受电源电压影响的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种振荡电路，所述振荡电路至少包括：
[0007]基准电流产生模块，用于产生与电源电压无关的基准电流；
[0008]基准电压产生模块，用于产生与电源电压线性相关的基准电压；
[0009]充放电模块，连接于所述基准电流产生模块及所述基准电压产生模块的输出端，基于所述基准电流及所述基准电压对两条相同的充放电通路进行充放电，其中，两条充放电通路的充放电状态相反，且放电时间与所述电源电压无关；
[0010]反馈模块，连接于所述充放电模块的输出端，基于所述充放电模块的输出信号产生所述充放电模块的充放电控制信号；以及，
[0011]时钟输出模块，连接于所述反馈模块的输出端，基于所述充放电控制信号产生时钟信号。
[0012]可选地，所述基准电流产生模块包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管及电阻；
[0013]所述电阻的一端接地，另一端连接所述第一NMOS管的源极；所述第一NMOS管的漏极连接于所述第一PMOS管的漏极和栅极；所述第一PMOS管的源极连接所述电源电压；所述第二PMOS管的源极连接所述电源电压，栅极连接所述第一PMOS管的栅极，漏极连接所述第二NMOS管的漏极和栅极；所述第二NMOS管的栅极连接所述第一NMOS管的栅极，源极接地；所述第三PMOS管的源极连接所述电源电压，栅极连接所述第一PMOS管的栅极，漏极输出所述基准电流。
[0014]可选地，所述基准电压产生模块包括第四PMOS管、第五PMOS管及第一电流源；
[0015]所述第四PMOS管的源极连接所述电源电压，栅极和漏极连接所述第五PMOS管的源极；所述第五PMOS管的栅极和漏极连接所述第一电流源；所述第五PMOS管的漏极输出所述基准电压。
[0016]更可选地，所述第一电流源由所述基准电流通过电流镜镜像得到。
[0017]可选地，所述充放电模块包括第一充放电通路及第二充放电通路；
[0018]所述第一充放电通路包括第六PMOS管、第七PMOS管、第三NMOS管、第二电流源及第一电容；所述第六PMOS管的源极连接所述电源电压，栅极接收第一充放电控制信号，漏极连接所述第一电容的上极板；所述第一电容的下极板接地；所述第七PMOS管的源极连接所述第一电容的上极板，栅极连接所述基准电压，漏极连接所述第三NMOS管的漏极并输出第一充放电信号；所述第三NMOS管的栅极接收所述第一充放电控制信号，源极连接所述第二电流源；
[0019]所述第二充放电通路包括第八PMOS管、第九PMOS管、第四NMOS管、第三电流源及第二电容；所述第八PMOS管的源极连接所述电源电压，栅极接收第二充放电控制信号，漏极连接所述第二电容的上极板；所述第二电容的下极板接地；所述第九PMOS管的源极连接所述第二电容的上极板，栅极连接所述基准电压，漏极连接所述第四NMOS管的漏极并输出第二充放电信号；所述第四NMOS管的栅极接收所述第二充放电控制信号，源极连接所述第三电流源；
[0020]其中，所述第一充放电控制信号与所述第二充放电控制信号为反相信号。
[0021]更可选地，所述第一充放电控制信号与所述第二充放电控制信号的占空比为50％。
[0022]更可选地，所述第二电流源及所述第三电流源由所述基准电流通过电流镜镜像得到。
[0023]更可选地，所述时钟信号的周期满足：
[0024]T
CLK
＝(2C*V
THP
)/(K*Ibias)；
[0025]其中，T
CLK
为时钟周期，V
THP
为PMOS器件的阈值电压，C为所述第一电容与所述第二电容的容值，Ibias为所述基准电流，K为产生所述第二电流源与所述第三电流源的镜像倍
数。
[0026]更可选地，所述反馈模块包括RS锁存器、与逻辑单元及或逻辑单元；所述RS锁存器的第一输入端接收所述第一充放电信号，第二输入端接收所述第二充放电信号；所述与逻辑单元的第一输入端连接使能信号，第二输入端连接所述RS锁存器的第一输出端，输出所述第二充放电控制信号；所述或逻辑单元的第一输入端所述使能信号的反信号，第二输入端连接所述RS触发器的第二输出端，输出所述第一充放电控制信号。
[0027]更可选地，所述RS锁存器包括第一与非逻辑单元及第二与非逻辑单元，所述第一与非逻辑单元的第一输入端连接所述第一充放电信号，第二端连接所述第二与非逻辑单元的输出端，输出端作为所述RS锁存器的第一输出端；所述第二与非逻辑单元的第一输入端连接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种振荡电路，其特征在于，所述振荡电路至少包括：基准电流产生模块，用于产生与电源电压无关的基准电流；基准电压产生模块，用于产生与电源电压线性相关的基准电压；充放电模块，连接于所述基准电流产生模块及所述基准电压产生模块的输出端，基于所述基准电流及所述基准电压对两条相同的充放电通路进行充放电，其中，两条充放电通路的充放电状态相反，且放电时间与所述电源电压无关；反馈模块，连接于所述充放电模块的输出端，基于所述充放电模块的输出信号产生所述充放电模块的充放电控制信号；以及，时钟输出模块，连接于所述反馈模块的输出端，基于所述充放电控制信号产生时钟信号。2.根据权利要求1所述的振荡电路，其特征在于：所述基准电流产生模块包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管及电阻；所述电阻的一端接地，另一端连接所述第一NMOS管的源极；所述第一NMOS管的漏极连接于所述第一PMOS管的漏极和栅极；所述第一PMOS管的源极连接所述电源电压；所述第二PMOS管的源极连接所述电源电压，栅极连接所述第一PMOS管的栅极，漏极连接所述第二NMOS管的漏极和栅极；所述第二NMOS管的栅极连接所述第一NMOS管的栅极，源极接地；所述第三PMOS管的源极连接所述电源电压，栅极连接所述第一PMOS管的栅极，漏极输出所述基准电流。3.根据权利要求1所述的振荡电路，其特征在于：所述基准电压产生模块包括第四PMOS管、第五PMOS管及第一电流源；所述第四PMOS管的源极连接所述电源电压，栅极和漏极连接所述第五PMOS管的源极；所述第五PMOS管的栅极和漏极连接所述第一电流源；所述第五PMOS管的漏极输出所述基准电压。4.根据权利要求3所述的振荡电路，其特征在于：所述第一电流源由所述基准电流通过电流镜镜像得到。5.根据权利要求1所述的振荡电路，其特征在于：所述充放电模块包括第一充放电通路及第二充放电通路；所述第一充放电通路包括第六PMOS管、第七PMOS管、第三NMOS管、第二电流源及第一电容；所述第六PMOS管的源极连接所述电源电压，栅极接收第一充放电控制信号，漏极连接所述第一电容的上极板；所述第一电容的下极板接地；所述第七PMOS管的源极连接所述第一电容的上极板，栅极连接所述基准电压，漏极连接所述第三NMOS管的漏极并输出第一充放电信号；所述第三NMOS管的栅极接收所述第一充放电控制信号，源极连接所述第二电流源；所述第二充放电通路包括第八PMOS管、第九PMOS管、第四NMOS管、第三电流源及第二电容；所述第八PMOS管的源极连接所述电源电压，栅极接收第二充放电控制信号，漏极连接所述第二电容的上极板；所述第二电容的下极板接地；所述第九PMOS管的源极连接所述第二电容的上...

【专利技术属性】
技术研发人员：陈斌，孙英，
申请(专利权)人：中天弘宇集成电路有限责任公司，
类型：发明
国别省市：