一种三维结构的NAND铁电存储单元及其制备方法技术

一种三维结构的NAND铁电存储单元及其制备方法，其中，铁电存储单元包括：由内至外依次设置的氧化物绝缘层、沟道层、沟道缓冲层、铁电层和栅极缓冲层和栅极；沟道层和铁电层之间设置有沟道缓冲层；和/或，铁电层和栅极之间设置有栅极缓冲层。本发明专利技术的存储单元，缓冲层具有以下作用：1.可诱导铁电薄膜结晶生成铁电相；2.可减小统一退火结晶时沟道层和铁电层不同结晶特性造成的不利影响，提高沉积薄膜的质量和均一性；3.缓冲层可以提高沟道层的界面性能，并减小漏电流，提高器件抗疲劳性能。故，缓冲层可整体提高三维结构中存储单元的存储性能和均一性，增大存储单元的存储窗口、提高存储单元的疲劳性能并提升多个晶体管存储性能的均一性。

【技术实现步骤摘要】
一种三维结构的NAND铁电存储单元及其制备方法
本专利技术设计半导体存储器和集成
，特别涉及一种三维结构的NAND铁电存储单元及其制备方法。
技术介绍
新型氧化铪基铁电场效应晶体管(FeFET)是一种利用氧化铪基铁电材料两种极化状态实现沟道调控的新型非易失性存储器。相比于其他传统铁电材料，如PZT和SBT等，氧化铪材料具有CMOS工艺兼容性、high-K特性和更高的集成度。自2011年有报道称在氧化铪基材料中发现了铁电性，多个国家的组织和单位陆续进入此项研究工作。然而，目前所制备出来的器件主要是平面结构，三维结构的氧化铪基FeFET还鲜有报道。随着器件尺寸的进一步缩小所带来的集成问题及材料可靠性问题，三维集成已经成为提高存储器存储密度的一个重要途径。对于现有报道三维结构的氧化铪基FeFET，研究发现，对于同一批制备出来的存储单元，其存储性能具有较大差异，具体表现为：低阈值电压状态下的阈值电压分布不均匀、器件的疲劳和保持性能差异大。电学表征表明，这种存储单元的不均匀性可能来源于铁电层与多晶硅沟道统一退火结晶时结晶生长动力学、界面缺陷产生及分布和电荷捕获差异的共同作用。另一个问题是，当前器件的一个主要短板是其疲劳性能≤105cycling，目前主流的观点是其沟道与铁电材料的界面在循环电场下存在着一个界面层退化问题。当在栅极施加交替写入和擦除脉冲时，这种三维存储单元的不均匀性随工作循环次数的增加将变得更加明显。
技术实现思路
(一)专利技术目的本专利技术的目的是提供一种提高三维结构中NAND铁电存储单元存储性能和均一性的方法，并提供制备方法。(二)技术方案为解决上述问题，本专利技术的第一方面提供了一种三维结构的NAND铁电存储单元，包括：由内至外依次设置的氧化物绝缘层、沟道层、沟道缓冲层、铁电层和栅极；所述沟道层和所述铁电层之间设置有沟道缓冲层；和/或，所述铁电层和所述栅极之间设置有栅极缓冲层。进一步地，所述栅极沿所述栅极缓冲层或所述铁电层的长度方向设置有多个；相邻所述栅极之间设置有绝缘层。进一步地，所述栅极缓冲层的长度方向上一端的所述栅极的远离所述绝缘层的一侧设置有保护层。进一步地，所述保护层设置有一层或多层。进一步地，所述沟道缓冲层和所述栅极缓冲层(6)由high-K材料或其它绝缘氧化物材料制成；优选的，所述绝缘氧化物材料为high-K材料。进一步地，所述沟道缓冲层和所述栅极缓冲层为单层结构或者双层结构；所述单层结构为非晶或多晶制成；所述双层结构的为一层非晶，一层多晶，或两层不同材料的多晶层。进一步地，所述铁电层由铁电材料制成；所述铁电材料包括Hf0.5Zr0.5O2材料或掺杂氧化铪材料；所述掺杂元素包括Zr、Y、Al、Gd和Si。本专利技术的第二方面提供了一种NAND铁电存储单元的制备方法，包括：基底上依次交替沉积多层绝缘层和栅极；在所述交替沉积多层绝缘层和栅极上沉积氧化硅保护层和氧化铝保护层，完成堆叠栅；在所述堆叠栅上刻蚀预设尺寸的通孔直达所述基底；在所述通孔的内壁上依次沉积栅极缓冲层、铁电层、沟道缓冲层、沟道层和氧化物绝缘层；或，栅极缓冲层、铁电层、沟道层和氧化物绝缘层；或，铁电层、沟道缓冲层、沟道层和氧化物绝缘层。进一步地，制备方法还包括：在所述通孔远离所述基底的一端上沉积源极。进一步地，在沉积栅极缓冲层、铁电层和沟道缓冲层后，沉积刻蚀保护层。(三)有益效果本专利技术的上述技术方案具有如下有益的技术效果：通过本专利技术的存储单元，在铁电层的一侧或两侧设置沟道缓冲层或栅极缓冲层或沟道缓冲层和栅极缓冲层，第一方面可以诱导铁电薄膜结晶生成铁电相；第二方面可以减小统一退火结晶时沟道层和铁电层不同结晶特性造成的不利影响，提高沉积薄膜的质量和均一性；第三方面缓冲层可以提高沟道层的界面性能，并减小漏电流，提高器件抗疲劳性能。因此，缓冲层可以整体提高三维结构中存储单元的存储性能和均一性，具体是增大了存储单元的存储窗口、提高存储单元的疲劳性能并提升多个晶体管存储性能的均一性。附图说明图1是本专利技术实施例1提供的三维结构的NAND铁电存储单元的剖面结构示意图；图2是是专利技术实施例2提供的三维结构的NAND铁电存储单元的制作方法的流程图；图3～图11是专利技术实施例2提供的三维结构的NAND铁电存储单元的制作示意图。附图标记：1：基底；2：绝缘层；3：栅极；4：氧化硅保护层；5：氧化铝保护层；6：栅极缓冲层；7：刻蚀保护层；8：铁电层；9：沟道缓冲层；10：沟道；11：氧化物绝缘层；12：漏极；13：金属线。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本专利技术进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本专利技术的概念。在附图中示出了根据本专利技术实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。实施例1图1是本专利技术实施例1提供的三维结构的NAND铁电存储单元的剖面结构示意图。如图1所示，本实施例提供了一种NAND铁电存储单元，包括：由内至外依次设置的氧化物绝缘层、沟道层、沟道缓冲层、铁电层和栅极；所述沟道层和所述铁电层之间设置有沟道缓冲层；和/或，所述铁电层和所述栅极之间设置有栅极缓冲层。具体是氧化物绝缘层、沟道层、沟道缓冲层、铁电层和栅极缓冲层；或，氧化物绝缘层、沟道层、铁电层和栅极缓冲层；或，氧化物绝缘层、沟道层、沟道缓冲层和铁电层。本实施例的存储单元，设置沟道缓冲层或栅极缓冲层或沟道缓冲层和栅极缓冲层，第一方面可以诱导铁电薄膜结晶生成铁电相；第二方面可以减小统一退火结晶时沟道层和铁电层不同结晶特性造成的不利影响，提高沉积薄膜的质量和均一性；第三方面缓冲层可以提高沟道层的界面性能，并减小漏电流，提高器件抗疲劳性能。因此，缓冲层可以整体提高三维结构中存储单元的存储性能和均一性，具体是增大了存储单元的存储窗口、提高存储单元的疲劳性能并提升多个晶体管存储性能的均一性。具体的，可选择n型Si基底充当源极；漏极与柱状环形结构和绝缘层的另一侧连接，可选择重掺杂n型多晶硅当做漏极。可选的，所述栅极沿所述栅极缓冲层的长度方向设置有多个；相邻所述栅极之间设置有绝缘层。其中，栅极和绝缘层设置有n+2个，与柱状环形结构形成TOP选择晶体管、n个控制晶体管和Bottom选择晶体管本文档来自技高网...

【技术保护点】
1.一种三维结构的NAND铁电存储单元，其特征在于，包括：由内至外依次设置的氧化物绝缘层(11)、沟道层(10)、铁电层(8)和栅极(3)；/n所述沟道层(10)和所述铁电层(8)之间设置有沟道缓冲层(9)；和/或，/n所述铁电层(8)和所述栅极(3)之间设置有栅极缓冲层(6)。/n

【技术特征摘要】
1.一种三维结构的NAND铁电存储单元，其特征在于，包括：由内至外依次设置的氧化物绝缘层(11)、沟道层(10)、铁电层(8)和栅极(3)；
所述沟道层(10)和所述铁电层(8)之间设置有沟道缓冲层(9)；和/或，
所述铁电层(8)和所述栅极(3)之间设置有栅极缓冲层(6)。


2.根据权利要求1所述的NAND铁电存储单元，其特征在于，
所述栅极(3)沿所述栅极缓冲层(6)或所述铁电层(8)的长度方向设置有多个；
相邻所述栅极(3)之间设置有绝缘层(2)。


3.根据权利要求2所述的NAND铁电存储单元，其特征在于，所述栅极缓冲层(6)的长度方向上一端的所述栅极(3)的远离所述绝缘层(2)的一侧设置有保护层。


4.根据权利要求3所述的NAND铁电存储单元，其特征在于，所述保护层设置有一层或多层。


5.根据权利要求1所述的NAND铁电存储单元，其特征在于，所述沟道缓冲层(9)和所述栅极缓冲层(6)由绝缘氧化物材料制成；
优选的，所述绝缘氧化物材料为high-K材料。


6.根据权利要求5所述的NAND铁电存储单元，其特征在于，
所述沟道缓冲层(9)和所述栅极缓冲层(6)为单层结构或者双层结构；
所述单层结构为非晶或多晶制成；
所述双层结构的为一层非晶，一层多晶，或两层不同材料的多晶层。


7.根据...

【专利技术属性】
技术研发人员：廖敏，戴思维，郇延伟，杨棋钧，刘兆通，周益春，
申请(专利权)人：湘潭大学，
类型：发明
国别省市：湖南;43