延迟时间测定方法及延迟时间测定用脉冲发生装置制造方法及图纸

一种在与实工作状态相同或相近的状态下准确地测定由ＣＭＯＳ结构的ＩＣ构成的信号路径（１０）的延迟时间的方法。构成包含由ＣＭＯＳ结构的ＩＣ构成的信号路径（１０）回路振荡电路，向该回路振荡电路通过开始脉冲（ＳＴ）而使其处于回路振荡状态，在通过测量该回路振荡电路的回路振荡信号（Ｐ↓［ＬＯ］）的周期而测定所述信号路径的延迟时间时，向所述回路振荡信号的周期内，插入与所述信号路径处于实工作状态时传送的脉冲信号的频率相同或与其相近频率的插入脉冲（Ｐ↓［Ｉ］），和回路振荡信号（Ｐ↓［ＬＯ］）一起将该插入脉冲（Ｐ↓［Ｉ］）提供给所述信号路径，使所述信号路径处于与实工作状态实质上相同的温度状态。在该状态下提供测量所述回路振荡脉冲信号（Ｐ↓［ＬＯ］）的周期而测定所述信号路径的延迟时间。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种适用于测定在具有多个信号路径的装置中的各信号路径中传送的信号的延迟时间时的延迟时间测定方法，尤其涉及一种使各信号路径处于与实际工作状态完全相同的状态或与其相近的状态而测定该信号路径的延迟实际的延迟时间测定方法及为实施该方法而使用的延迟时间测定用脉冲发生装置。在例如对各种半导体集成电路(以下称为IC)进行试验的IC试验装置(称为IC测试器)中，向接受试验的IC(被试验IC)的各输入端子加规定模式的试验信号，并将其响应输出信号同期望值信号比较，每当两信号不一致时产生不良(FAIL)信号，基于产生的不良信号判断被试验IC是否为次品。因此，在IC试验装置上设有至少与被试验IC的输入端子的数目相同的试验信号的供给路径，即信号路径。IC试验装置具有可同时实施对16个、32个、64个等多个被试验IC的试验的结构，可在短时间内对大量的IC进行试验。所以，实际上在IC试验装置中设有数百个通道的信号路径。但是，提供给被试验IC的各输入端子的规定的模式的试验信号的相位，需要根据试验目的调整为所期望的相位。为此，各试验信号的信号路径中的延迟时间必须以已知值提供。并且，要求最好是所有试验信号的信号路径具有一致的延迟时间(是相同的)。因此，与从前相比，在IC试验装置领域定期地进行着对各试验信号供给路径的延迟时间的测定、并基于测定结果消除延迟时间的误差而成为相同延迟时间的调整作业。不仅仅限于IC试验装置，在具有通过多个信号路径的每个路径而向后级的电路或元件(部件)通过例如时钟信号等的信号(脉冲)的结构的电子装置或集成电路中，或在对同样具有多个信号路径的IC之外的其它电子部件或元件进行试验的试验装置或各种测定装置中，也需要进行测定在各信号路径中传送的信号的延迟时间、并基于测定结果消除延迟时间的误差而成为相同延迟时间的调整作业，或使信号以规定的相位提供给后级的电路或元件的调整延迟时间的作业。如此地，消除各信号路径的延迟时间的误差而调整为相同延迟时间的作业或调整延迟时间以便按规定的相位提供信号的作业，一般被称为斜调整。参照图3说明现有的延迟时间测定方法的一个实施例。图3表示将为实施该延迟时间测定方法而使用的延迟时间测定装置20连接在一个信号路径10上的电路结构。通常，各信号路径10是由串联多个逻辑元件的信号通路11和插入于所述信号一路中的可变延迟器12构成。可变延迟器12是为调整信号路径10的延迟时间而设置的。在各种测定装置中，所述信号路径10可看作是例如从时标信号产生部向被测定装置提供时钟信号(时标信号)的多个信号路径中的一个。并且，在IC试验装置中，可看作是从模式发生器向被试验IC提供规定模式的试验信号的多个信号路径中的一个。为测定信号路径10的延迟时间将延迟时间测定装置20连接到信号路径10的输入端14。信号路径10的输出端13通过连接通路21连接到延迟时间测定装置20上，形成如下的回路信号路径10→其输出端13→连接通路21→延迟时间测定装置20→信号路径10的输入端14。延迟时间测定装置20由向信号路径10提供回路振荡用开始脉冲ST的开始脉冲发生器22和测量在所述回路中传送的脉冲的周期的计数器23构成。下面说明延迟时间测定方法。若从开始脉冲发生器22向信号路径10的输入端14输入一个开始脉冲ST，则经过由信号路径10产生的延迟时间τ秒钟后，所述开始脉冲ST被输出给输出端13。若连接通路2 1的延迟时间与信号路径10的延迟时间相比较为充分小而可忽略，则τ秒钟后，在信号路径10传送的脉冲会被反馈给输入端14。被反馈的脉冲又经过τ秒钟后输出至信号路径10的输出端13，再反馈给输入端14。如图4所示，包含信号路径10的回路通过如此的反复，成为周期为信号路径10具有的延迟时间τ的回路振荡状态。计数器23测量回路振荡信号PLO的周期并求出信号路径10的延迟时间τ。在所述现有的延迟时间测定方法中，若信号路径10的延迟时间τ较短且回路振荡信号PLO的频率近似于信号路径10的实际工作(以下称为实工作)时的频率，则能够测定与实工作时信号路径的延迟时间最相近的延迟时间。但是，由于最近倾向于要求小型化和低消耗功率化，因此在各种测定装置、试验装置等的电路中倾向于使用MOS结构的IC(MOS·IC)、尤其是CMOS(相补型MOS)结构的IC。由于CMOS结构的IC消耗功率很小且可实现高集成度，因此具有可实现小型化的优点。但是，由于由CMOS结构的IC构成的消耗通路或电路中的信号的传送延迟时间比较长，因此由CMOS结构的IC构成如上所述的信号路径10的时候，如果为测量延迟时间τ而利用所述现有的延迟时间测定方法使包含该信号路径10的回路进行回路振荡，则其回路振荡频率是较低的频率。举一个例子来说，在IC试验装置中从规定模式的试验信号的波形产生到将其试验信号提供给被试验IC的端子的电路是由CMOS结构的IC构成的时候，其延迟时间约为100ns。若延迟时间为100ns，则回路振荡频率为1/100ns＝10MHz。另一方面，在IC试验装置中将试验信号的频率设定为约100MHz的高频率。因此，在回路振荡的频率与实工作时的频率数之间产生较大差别。在各种测定装置或电子装置中，在例如使用高频率的时标(时钟)信号时，若由CMOS结构的IC构成被提供所述时标信号的信号路径，则在回路振荡的频率与实工作的频率之间也产生较大差别。CMOS结构的IC另一个缺点是，由于具有只在有源元件的状态反转时才消耗功率的特性，因此消耗功率随工作速度而变化。例如，在实工作时对以100MHz工作的信号路径10，按其频率的1/10即10MHz进行回路振荡而测定其延迟时间的时候，由于100MHz与10MHz时的消耗功率有差别，所以IC内部的温度是和实工作时不同的温度。由于CMOS结构的IC的延迟时间τ随IC内部的温度而变化，因此，产生不能测定实工作时的准确的延迟时间的缺点。本专利技术的第一目的在于提供一种能够测定与处于实工作状态的信号路径的延迟时间实质上相同的延迟时间的延迟时间测定方法。本专利技术的第二目的在于提供一种为实施所述本专利技术的延迟时间测定方法而使用的延迟时间测定用脉冲发生装置。为实现上述的第一个目的，根据本专利技术的延迟时间测定方法，构成包含应测定延迟时间的信号路径的回路振荡电路，在所述回路振荡电路的振荡信号的周期内，插入与在所述信号路径处于实工作状态下、在所述信号路径中传送的信号的频率相等或与其相近频率的信号，并将所述振荡信号和插入于所述振荡信号的周期内的信号在所述信号路径中传送而使所述信号路径处于实质上与实工作状态相同的状态，取出所述回路振荡电路的振荡信号并测量其周期，将测得的所述周期作为所述信号路径的延迟时间。在最佳实施例中，所述信号路径是由CMOS结构的IC构成的，并在所述回路振荡信号的周期内插入与在所述信号路径处于实工作状态下在所述信号路径中传送的信号的频率设置上相等的插入脉冲。并且，将插入在所述回路振荡信号的周期内的插入脉冲的数量预先设定在存储器中，如果计数器计数比所述设定的数量的插入脉冲多一个的插入脉冲，则所述计数器产生输出信号，并通过所述计数器的输出信号的周期而测量所述信号路径的延迟时间。为实现上述的第二目的，根据本专利技术的为实施所述延迟时间测定方法而使用的本文档来自技高网...

【技术保护点】
一种延迟时间测定方法，构成包含应测定延迟时间的信号路径的回路振荡电路，并通过测量所述回路振荡电路的振荡信号的周期而测定所述信号路径的延迟时间，其特征在于，所述延迟时间测定方法，在所述回路振荡电路的振荡信号的周期内，插入与在所述信号路径处于实工作状态下、在所述信号路径中传送的信号的频率相等或与其相近频率的信号，并将所述振荡信号和插入于所述振荡信号的周期内的信号在所述信号路径中传送而使所述信号路径处于实质上与实工作状态相同的状态，取出所述回路振荡电路的振荡信号并测量其周期，将测得的所述周期作为所述信号路径的延迟时间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：马场忠彦，
申请(专利权)人：株式会社爱德万测试，
类型：发明
国别省市：JP[日本]