适于老化测试的系统和方法技术方案

描述了用于减少老化测试期间的温度耗散的系统和方法。使多个待测试器件均经受体偏置电压。该体偏置电压减少或基本上最小化与该待测试器件关联的泄漏电流。因此，减少老化期间的散热。

【技术实现步骤摘要】
【国外来华专利技术】
本文的实施例涉及半导体器件的老化。本文部分地公开了用于减少老化期间的散热的系统和方法。
技术介绍
半导体器件(例如微处理器)常常散出大量的热，尤其当在升高的温度和电压下进行操作以在老化操作期间筛选缺陷时更为如此。这种散热在老化操作期间是有害的，按惯例需要具有很高冷却和热沉能力的复杂而昂贵的测试室。
技术实现思路
所以，用于减少老化期间的散热的系统和/或方法将很有价值。因此，公开了用于减少老化测试期间的散热的系统和方法。在一种实施例中，使待测试器件均经受体偏置电压。该体偏置电压减少与待测试器件关联的泄漏电流。因此，减少老化期间的散热。描述了用于减少老化测试期间的温度耗散的系统和方法。多个待测试器件均经受体偏置电压。该体偏置电压减少或基本上最小化与该待测试器件关联的泄漏电流。因此，减少老化期间的散热。附图说明附图并入本说明书并形成本说明书的一部分，其图示本专利技术的实施例，并且与描述一起用于说明本专利技术的原理。图1示出了根据本专利技术的实施例的在N阱中形成的p沟道场效应晶体管(pFET)的顶视图。图2示出了根据本专利技术的一种实施例的被配置用于老化测试的集成电路器件的示例性配置。图3示出了根据本专利技术的一种实施例的用于老化测试的方法的流程图。图4示出了根据本专利技术的一种实施例的用于选择用于老化测试的体偏置电压的方法的流程图。具体实施例方式现在将对本专利技术的各种实施例作出详细描述，其实施例在附图中加以示出。尽管本专利技术将结合这些实施方式加以描述，但应理解这并非意在使本专利技术限于这些实施例。相反，本专利技术意在覆盖可包括在如由所附权利要求书所限定的本专利技术的精神和范围之内的那些可选方案、修改和等同方案。此外，在下文对本专利技术的详细描述中，陈述了众多特定细节以便提供对本专利技术的全面理解。但是，本领域普通技术人员将理解，在没有这些特定细节的情况下可以实施本专利技术。在其它的情况中，对公知的方法、进程、组件和电路没有进行详细描述，以便本专利技术的各方面不会被不必要地模糊。下文详细描述中的某些部分是用进程、逻辑块、处理和在计算机存储器内基于数据比特的操作的其他符号表示来介绍的。这些描述以及表示是数据处理领域技术人员将他们工作的内容最有效地传送给该领域的其他技术人员时所用的手段。此处一般将进程、逻辑块、过程等考虑为导向理想结果的一系列自相容的步骤或指令。该步骤是那些需要对物理量进行物理操作的步骤。尽管不是必须的，但通常这些量采取能够在计算机系统中进行存储、传递、组合、比较和其它操作的电或磁信号的形式。主要出于通用的原因，将这些信号称为比特、字节、值、要素、符号、字符、项、数量等已经多次被证明是便利的。然而，应该牢记的是，所有这些以及类似术语与适当的物理量关联并且仅仅是应用于这些量的方便标签。除非特别声明，否则如从下文讨论中很明显应当理解，贯穿本专利技术，使用诸如“施加”、“选择”、“存取”等术语的讨论指的是计算机系统或类似智能电子计算设备的动作和过程(例如图3和图4中的流程图300和400)，其将表示为计算机系统的寄存器和存储器内的物理(电子)量的数据操作并转换成类似地表示为计算机系统的存储器或寄存器或其他这类信息存储、传输或显示设备内的物理量的其他数据。下文对本专利技术实施例的描述说明了将体偏置电压耦合到当利用p型衬底和N阱工艺时经由n型掺杂的传导子表面(sub-surface)区域而在表面N阱中形成的p沟道场效应晶体管(pFET)或p型金属氧化物半导体场效应晶体管(p型MOSFET)。但根据本专利技术的实施例可以等同地应用于将体偏置电压耦合到当利用n型衬底和P阱工艺时经由p型掺杂的传导子表面区域而在表面P阱中形成的n沟道场效应晶体管(nFET)或n型MOSFET。因此，根据本专利技术的实施例也完全适合于以p型或n型材料形成的半导体。图1示出了根据本专利技术的一种实施例的当利用p型衬底和N阱工艺时而在N阱10中形成的pFET 50(或p型MOSFET)的顶视图。该N阱10具有n型掺杂。利用n型掺杂剂掺杂的半导体器件区域具有一种导电类型，而利用p型掺杂剂掺杂的区域具有另一种导电类型。典型地，在半导体器件的不同区域中利用各种不同的掺杂剂浓度。在本实施例中，pFET 50具有施加到其块或体端子B的体偏置电压Vnw。如图1所示，pFET 50具有栅极G、漏极D(p型掺杂)、源极S(p型掺杂)和块/体端子B。特别地，块/体端子B耦合到N阱10。因此，施加到块/体端子B的电压被N阱10接收。在体偏置的情况下，块/体端子B接收体偏置电压Vnw。因此，体偏置电压Vnw被施加到N阱10。将pFET 50进行体偏置以影响其性能。在不进行体偏置的情况下，源极S和块/体端子B被耦合到一起。在进行体偏置的情况下，源极S和块/体端子B不被耦合到一起。体偏置使得能够控制pFET 50的源极S与块/体端子B之间的电位差，由此提供控制pFET 50的阈值电压电平的能力。由此还可以控制诸如与pFET 50关联的泄漏电流之类的其他参数。增大阈值电压将减小泄漏电流。因此，用于增大阈值电压的体偏置可用于减小泄漏电流。用于检测集成电路缺陷的老化操作一般在应变(stressing)温度(例如150摄氏度)、应变电压(例如1.5倍的正常操作电压)下并且以低操作频率(通常比正常操作频率低的量级)执行。在多数半导体中电流的消耗，尤其是泄漏电流的消耗随着操作电压增加而增加。在升高的温度下操作集成电路器件也增加了电流需求。通常电流关于操作电压和温度成指数增加。在老化测试的条件下，与该集成电路关联的泄漏电流是该集成电路消耗的功率以及该集成电路所产生的热的重要因素。因此，减少泄漏电流是有利的，因为这将降低用于老化测试的功率需求，并还将减少进行测试的该集成电路的散热量。对散热量的减少降低了从测试室去除的热量，因此能够利用更简单而且更便宜的冷却系统。图2示出了根据本专利技术的一种实施方式的一个示例性装置100，其包括配置用于老化操作的多个待测试器件(例如，集成电路器件)101、102、...、N。根据本专利技术的一种实施方式，集成电路器件101、102、...、N由图1的pFET 50进行例示。如上所述，集成电路器件101、102、...、N可以替换为nFET。图2的集成电路101、102、...、N可以排列在印刷线路板110上，该印刷线路板110可以包括用于接纳集成电路器件101、102、...、N的插槽。因为理想的情况是在升高的温度下操作待测试集成电路器件，所以典型地将线路板110放置在能够进行测试温度(例如，150摄氏度)下的温度调节的温度室中。典型的老化测试室可以包括多个线路板。线路板110包括例如在各种电源、测试控制器和/或测量仪器与待测试集成电路器件101、102、...、N之间传导电信号的布线走线(trace)。在本实施例中，线路板110包括操作电压源分布系统141和测试控制分布系统142。应该明白，分布系统141和142可以使用总线、点对点、单独的拓扑等进行配置。测试控制分布系统142耦合测试控制器150和待测试集成电路器件101、102、...、N，并且将信号从测试控制器150递送到待测试集成电路器件101、102、...、N。测试单元控制器可以是也可以不是测试控制器150的一部分，其可被用于利用测试图案序列和/或测本文档来自技高网...

【技术保护点】
一种用于老化测试的装置，包括：多个待测试器件，每个待测试器件经受体偏置电压；电压源，用于向所述待测试器件提供所述体偏置电压；以及线路板，用于耦合所述待测试器件和所述电压源。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：埃里克千里盛，戴维H霍夫曼，约翰劳伦斯尼文，
申请(专利权)人：知识风险基金有限责任公司，
类型：发明
国别省市：US[美国]