用于减少老化期间的温度差异的系统和方法技术方案

用于减少老化测试期间的温度差异的系统和方法。在一种实施方式中，测量待测试集成电路所消耗的功率。测量与该集成电路相关联的环境温度。通过调整该集成电路的体偏置电压，实现该集成电路的理想结温。通过控制各个集成电路的温度，能够减少老化测试期间的温度差异。

【技术实现步骤摘要】
【国外来华专利技术】
根据本专利技术的实施方式涉及。
技术介绍
例如微处理器的高度集成的半导体器件常常散发出大量的热，尤其当在升高的温度和电压下进行操作以在老化操作期间筛选缺陷时。这种散热在老化操作期间是有害的，按惯例需要复杂而昂贵的例如水浴和/或液体金属冷却的热沉，以及具有很高冷却能力的昂贵的测试室。
技术实现思路
所以，非常需要。因此，公开了用于减少老化测试期间的温度差异的系统和方法。在一种实施方式中，测量待测试集成电路所消耗的功率。测量与该集成电路相关联的环境温度。通过调整该集成电路的体偏置电压获得集成电路的理想结温。通过控制各个集成电路的温度，能够减少在老化测试期间的温度差异。根据另一种实施方式，测量在紧邻集成电路的区域中的环境温度。测量该集成电路所使用的电功率。存取该集成电路的热阻值并确定该集成电路的结温，而无需直接测量该结温。附图说明图1示出了根据本专利技术的实施方式的被配置用于老化操作的集成电路器件的示例性布局；图2示出了根据本专利技术的实施方式的用于减小老化测试期间的功率的计算机实现方法的流程图；图3示出了根据本专利技术另一种实施方式的被配置用于老化操作的集成电路器件的示例性布局；图4示出了根据本专利技术的实施方式的用于减小老化测试期间的功率的计算机实现方法的流程图；图5示出了根据本专利技术的实施方式的用于确定集成电路的结温的计算机实现方法的流程图。具体实施例方式在下文对本专利技术————的详细描述中，陈述了众多特定细节以便提供对本专利技术的全面理解。但是，本领域技术人员将理解，在没有这些特定细节的情况下或在具有其等同方案的情况下可以实施本专利技术。在其它的情况中，对公知的方法、进程、组件和电路没有进行详细描述，以便本专利技术的各个方面不会被不必要地模糊。符号和术语下文详细描述中的某些部分(例如，过程200，400和500)是用进程、步骤、逻辑块、处理和其他能够在计算机存储器上执行的基于数据比特的操作的符号表示来介绍的。这些描述以及表示是数据处理领域技术人员将他们工作的内容最有效地传送给该领域的其他技术人员时所用的手段。此处一般将进程、计算机执行步骤、逻辑块、过程等考虑为导向理想结果的一系列自相容的步骤或指令。该步骤是那些需要对物理量进行物理操作的步骤。尽管不是必须的，但通常这些量采取能够在计算机系统中进行存储、传递、组合、比较和其它操作的电或磁信号的形式。主要出于通用的原因，将这些信号称为比特、值、要素、符号、字符、项、数量等已经多次被证明是便利的。然而，应该牢记的是，所有这些以及类似术语与适当的物理量关联并且仅仅是应用于这些量的方便标签。除非特别声明，否则如从下文讨论中很明显应当理解，贯穿本专利技术，使用诸如“存储”、“划分”、“求解”、“测试”、“计算”、“确定”、“保存”、“测量”、“调整”、“生成”、“执行”、“比较”、“同步”、“存取”、“检索”、“运输”、“发送”、“重新开始”、“安装”、或“聚集”等术语的讨论指的是计算机系统或类似电子计算设备的动作和过程，其将表示为计算机系统的寄存器和存储器内的物理(电子)量的数据操作并转换成类似地表示为计算机系统的存储器或寄存器或其他这类信息存储、传输或显示设备内的物理量的其他数据。在集成半导体的设计和操作的上下文中描述根据本专利技术的实施方式。更特别地，本专利技术的实施方式涉及用于减少集成电路老化测试期间的温度差异的系统和方法。但应理解，本专利技术的要素可以在半导体操作的其他领域中使用。尽管下文对本专利技术实施方式的描述将着重于将体偏置电压耦合到当利用p型衬底和N阱工艺时经由N型掺杂的传导子表面(sub-surface)区域而在表面N阱中形成的pFET(或p型MOSFET)，但根据本专利技术的实施方式可以等同地应用于将体偏置电压耦合到当利用n型衬底和P阱工艺时经由P型掺杂的传导子表面区域而在表面P阱中形成的nFET(或n型MOSFET)。因此，根据本专利技术的实施方式也特别适合于以n型材料形成的半导体，并且认为这种实施方式在本专利技术的范围之内。检测集成电路缺陷的老化操作通常在例如150摄氏度的应变温度(stressing temperature)、例如1.5倍于额定操作电压的应变电压以及通常比额定操作频率低几个数量级的低操作频率下执行。在这些条件下，泄漏电流趋于主导集成电路器件的功率消耗和发热。图1示出了根据本专利技术的实施方式的被配置用于老化操作的集成电路器件的示例性布局100。布局100包括多个待测试的集成电路器件101、102、...、N。该集成电路可以典型地排列于印刷线路板110上，该线路板可以包括用于接纳待测试集成电路器件的插槽。因为理想的情况是在应变升温下操作待测试集成电路器件，所以典型地将线路板110放置在能够在高温(例如，150摄氏度)下进行温度调节(例如，通过增加或者除去热量)的温度室中。典型的老化室可以包括多个类似的线路板。线路板110包括一个分布网络，例如布线走线，以在各个电源、测试控制器和/或测量仪器与待测试集成电路器件之间传导电信号。线路板110包括操作电压源(Vdd)分布网络141和测试控制分布网络142。应理解，根据本专利技术的实施方式，这种布线网络可以以包括总线、点对点和独立拓扑的广泛的多种公知网络进行配置。操作电压源140和测试控制器150在线路板110上示出。根据本专利技术的实施方式也非常适合于使这种组件位于测试环境中的其他位置。例如，经常使操作电压源140位于热室之外，并连接到线路板110上的连接器。测试控制分布网络142耦合在测试控制器150和待测试集成电路器件之间的多个信号。类似地，操作电压源分布网络141耦合在操作电压源140和待测试集成电路器件之间的多个信号。测试单元控制器可以与测试控制器150分开，也可以不与测试控制器150分开，其典型地利用测试图案序列和/或测试命令来模拟待测试集成电路器件并且存取结果。根据本专利技术的实施方式也非常适合于广泛的多种测试单元控制器和测试方法，包括例如联合测试行动组(JTAG)边界扫描和阵列内置自测试(ABIST)。操作电压源140提供电压和电流以操作待测试集成电路器件，典型地例如在1.5倍于待测试集成电路器件的额定操作电压的应变电压下操作。在大多数半导体中的电流消耗，尤其是泄漏电流消耗，随着操作电压的增加以及随着操作温度的增加而增加。这种电流增加通常本质上是指数形式，例如，操作电压10％的增加可以导致泄漏电流消耗100％的增加。在应变升温下操作待测试集成电路器件也大大增加了其电流需求。作为有害效果，操作电压源140必须具有与在额定温度和电压条件下操作相同待测试集成电路器件所需的电流能力相比大得多的电流能力来操作待测试集成电路器件。由于典型的老化配置可以包括每个线路板110上几十个待测试集成电路器件以及每个室多个线路板，所以能够以若干千瓦容易地测量对操作电压源140的需求。一个能够提供这种功率并适合于测试集成电路器件的精密电压源将会过于昂贵。在现代半导体工艺，例如具有最小特征尺寸大约0.13微米以及更小的工艺中，静态功率消耗不再是总功率消耗中可以忽略的组分。此外，作为总功率中的一部分的静态功率在下一代半导体工艺中正趋于增加。例如，最大操作频率通常与1减去阈值电压除以电源电压(1-Vt/Vdd)所得的量成比例(对于小的工艺几何尺寸)。由于工艺几何尺本文档来自技高网...

【技术保护点】
一种用于减少老化测试期间集成电路间的温度差异的计算机实现方法，所述方法包括：测量由待测试集成电路所消耗的功率；测量与所述待测试集成电路相关联的环境温度；以及调整所述待测试集成电路的体偏置电压，以实现所述待测试集成电路的理想结温。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：埃里克千里盛，戴维H霍夫曼，约翰劳伦斯尼文，
申请(专利权)人：知识风险基金有限责任公司，
类型：发明
国别省市：US[美国]