用于分层核心的测试电路和方法技术

一种包装器体系结构具有双亲核心Ａ和孩子核心Ｂ。双亲核心Ａ包括扫描链（７０）、包装器输入单元（７１）、包装器输出单元（７４）和双亲ＴＡＭ，ＰＴＡＭ［０∶２］。同样，孩子核心包括扫描链（７６）、包装器输入单元（７５）、包装器输出单元（７２），并连接到孩子ＴＡＭ，ＣＴＡＭ［０∶２］。孩子核心的包装器输入单元（７５）和包装器输出单元（７２）中每一个适用于除连接到孩子ＴＡＭ，ＣＴＡＭ之外还连接到双亲ＴＡＭ，ＰＴＡＭ，由此使孩子核心能够同时处在内测试模式和外测试模式中，并允许双亲和孩子核心被并行测试。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种测试电路和方法，并且具体地，涉及一种用于测试具有一个或多个分层核心的测试系统芯片的测试电路和方法。
技术介绍
为了使设计时间最小化，可重用核心逐渐增加地用于大型和复杂系统芯片(SOC)的设计。核心是被预先设计和预先验证的设计模块，它们通常由不同的公司提供。这些核心的例子是嵌入的存储器、模拟块、CPU、DSP和用户定义的逻辑块。基于核心的SOC的测试最好是以基于核心的方式完成。通常，核心被深深地嵌入在SOC中并且不是所有的核心都直接可从芯片引脚访问。因此，通常的基于核心的测试框架包括(1)测试访问机制(TAM)，其允许从SOC引脚访问测试中的核心，和(2)核心测试包装器(wrapper)，其允许隔离被要求施加测试的核心。包装器和TAM有时被称为TestShell和TestRail。标准化但可缩放的包装器体系结构是已知的。但是，它们没有标准化TAM设计和优化，因为这取决于许多SOC特定参数。因为在SOC边界存在有限数量的芯片引脚，人们不能担负起为SOC中的每个核心提供足够宽度(线路)的分离TAM。因此，在实践中，多个核心共享一个公共TAM。这造成了测试体系结构设计的问题。为了针对具有给定数目的测试引脚的给定SOC设计测试体系结构，人们需要确定下列内容-各个TAM的数量及其宽度，使得由TAM使用的引脚的总数小于或等于测试引脚的给定数目，-向TAM分配核心，和-每个核心的包装器设计。包装器和TAM的设计对SOC测试时间有大的影响，因为每个SOC测试体系结构具有对应的优化测试进度。已经开发出工具来帮助为给定SOC设计由包装器和TAM组成的完整测试体系结构，使得SOC测试时间最小化。但是，所有对包装器和TAM设计可用的现有方法假设SOC中一个级别的层次(SOC和核心)，由此SOC设计由设计中多个级别的核心组成。例如，内部设计的核心包含一个或多个内部/外部核心时，层次上升。结果，现代SOC设计不限于只有一个级别的层次(SOC和核心)，而是由多个级别的层次组成。因此，由于对包装器和TAM设计可用的现有方法假设在SOC中没有分层，SOC中所有的核心都在同一级别上对待，即使在核心中存在分层。因此，由这些方法建议的最佳测试进度允许并行测试双亲和孩子核心，这对于它们当前的包装器体系结构来说是不可能的。当前的包装器体系结构支持至少三种模式(1)普通模式，(2)向内面对(内测试(in-test))模式，(3)向外面对(外测试(ex-test))模式。现有的包装器一次只能被配置为一种模式。双亲核心的测试要求其包装器被配置为“内测试”模式并且其孩子核心的包装器被配置为“外测试”模式。因此，在测试双亲核心期间，两个TAM，与双亲核心本身连接的一个和连接到孩子核心的一个都被用于测试双亲核心。因此，由已知方法建议的解决方案不可直接应用于现实中的SOC。为了防止并行测试双亲和孩子核心，测试进度可以如此方式修改，即一次只测试两者中的一个。不幸的是，这导致了各种测试的串行化并因此严重影响了SOC测试时间。因此，本专利技术的目标是克服上述的缺点，并且提供一种用于测试具有一个或多个分层核心的SOC的测试包装器体系结构和方法，其能够优化测试进度，使得可获得最小SOC测试时间。
技术实现思路
根据本专利技术的第一方面，提供了一种用于测试具有一个或多个分层核心的电子电路的测试包装器体系结构。该测试包装器体系结构包括具有包装器输入单元和包装器输出单元的第一核心，所述包装器输入单元和包装器输出单元被配置为接收第一核心的原始输入信号和测试输入信号，并且输出第一核心的原始输出信号和测试输出信号；具有包装器输入单元和包装器输出单元的第二核心，所述包装器输入单元和包装器输出单元被配置为接收第二核心的原始输入信号(PI)和测试输入信号(CTI)，并且输出第二核心的原始输出信号(PO)和测试输出信号(CTI)；其中第二核心的包装器输入单元和包装器输出单元还适用于从第一核心接收测试输入信号(PTI)，并且向第一核心输出测试输出信号(PTO)，由此使第一核心和第二核心能够被并行测试。根据本专利技术的另一方面，提供了一种用于测试具有一个或多个分层核心的电子电路的测试体系结构的包装器单元，该包装器单元包括用于接收原始数据信号的第一输入(PI)；用于接收测试数据信号的第二输入(CTI)；用于输出原始数据信号的第一输出(PO)；用于输出测试数据信号的第二输出(CTO)；其中包装器单元还包括用于从另一个核心接收测试输入信号的第三输入(PTI)，和用于向另一核心输出测试输出信号的第三输出(PTO)。根据本专利技术的另一个方面，提供了一种测试具有一个或多个分层核心的电子电路的方法，该方法包括步骤-在具有包装器输入单元和包装器输出单元的第一核心中，将所述包装器输入单元和包装器输出单元配置为接收第一核心的原始输入信号和测试输入信号，并且输出第一核心的原始输出信号和测试输出信号；-在具有包装器输入单元和包装器输出单元的第二核心中，将所述包装器输入单元和包装器输出单元配置为接收第二核心的原始输入信号(PI)和测试输入信号(CTI)，并且输出第二核心的原始输出信号(PO)和测试输出信号(CTI)；和-将第二核心的包装器输入单元和包装器输出单元配置为从第-核心接收测试输入信号(PTI)，并且向第一核心输出测试输出信号(PTO)，由此使第一核心和第二核心能够被并行测试。根据本专利技术的进一方面，提供了一种包括如权利要求限定的测试包装器体系结构或包装器单元的集成电路。根据本专利技术的进一方面，提供了一种包括对如权利要求限定的测试包装器体系结构或包装器单元进行操作的装置的自动测试装备。本专利技术具有在最小化SOC测试时间的同时使分层核心能够被并行测试的优点。附图说明为了更好的理解本专利技术，并且为了更清楚地示出它是如何实现的，通过举例的方式参考了附图，其中图1示出了具有分层核心的典型SOC；图2示出了用于测试图1的SOC的典型测试体系结构；图3示出了用于假设核心中没有层次的图1的SOC的示例测试进度；图4示出了用于假设分层核心的图1的SOC的修改测试进度；图5示出了具有包装器输入和包装器输出单元的传统包装器体系结构；图6示出了具有分层核心的包装器；图7说明了图6的双亲核心的测试，以及测试激励如何被施加到核心；图8示出了图6的双亲核心的测试，以及如何观察测试响应；图9示出了图6的孩子核心的测试，以及测试激励如何被施加到其扫描链；图10示出了图6的孩子核心的测试，以及如何观察测试响应；图11示出了根据本专利技术的用于测试分层核心的测试体系机构；图12a示出了传统包装器单元的概念视图；图12b示出了根据本专利技术的包装器单元的概念视图；图13示出了根据本专利技术的包装器输入单元；图14示出了根据本专利技术的包装器输出单元；图15a到15d示出了各种操作模式中的包装器输入单元；图16a到16d示出了各种操作模式中的包装器输出单元；图17示出了根据本专利技术进一方面的包装器输出单元；图18a和18b分别示出了在双亲内测试和孩子内测试模式下的本专利技术的包装器体系结构；和图19示出了以TAM与双亲核心连接的各种元件的优选顺序。具体实施例方式图1示出了包括多个核心3的典型SOC1。为了说明的目的，SOC被示为具有9个核心A到I，其中核心A和核心B本文档来自技高网...

【技术保护点】
一种用于测试具有一个或多个分层核心的电子电路的测试包装器体系结构，该测试包装器体系结构包括：具有包装器输入单元和包装器输出单元的第一核心，所述包装器输入单元和包装器输出单元被配置为接收第一核心的原始输入信号和测试输入信号，并且输出第 一核心的原始输出信号和测试输出信号；具有包装器输入单元和包装器输出单元的第二核心，所述包装器输入单元和包装器输出单元被配置为接收第二核心的原始输入信号和测试输入信号，并且输出第二核心的原始输出信号和测试输出信号；其中第二核心 的包装器输入单元和包装器输出单元还适用于从第一核心接收测试输入信号，并且向第一核心输出测试输出信号，由此使第一核心和第二核心能够被并行测试。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：SK格尔，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]